JPS60241329A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS60241329A JPS60241329A JP9654884A JP9654884A JPS60241329A JP S60241329 A JPS60241329 A JP S60241329A JP 9654884 A JP9654884 A JP 9654884A JP 9654884 A JP9654884 A JP 9654884A JP S60241329 A JPS60241329 A JP S60241329A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- voltage comparison
- reference voltage
- bits
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、Ａ／Ｄ変換回路に関するもので、例えば、
１チツプの半導体集積回路に内蔵される高速型のＡ／Ｄ
変換回路に利用して有効な技術に関するものである。
１チツプの半導体集積回路に内蔵される高速型のＡ／Ｄ
変換回路に利用して有効な技術に関するものである。
従来より、高速Ａ／Ｄ変換方式の１つとして、全並列比
較方式が公知である（例えば、日刊工業新聞社から昭和
５５年１１月３０日に発行された「マイコンエイジのＡ
／Ｄ −Ｄ／Ａ変換技術１の８２頁〜８４頁参照）。
較方式が公知である（例えば、日刊工業新聞社から昭和
５５年１１月３０日に発行された「マイコンエイジのＡ
／Ｄ −Ｄ／Ａ変換技術１の８２頁〜８４頁参照）。
この全並列比較方式のＡ／Ｄ変換回路にあっては、その
電圧比較回路の数が膨大になるという欠点がある。例え
ば、８ビツトのＡ／Ｄ変換回路では、２５５個もの電圧
比較回路が必要になるものである。
電圧比較回路の数が膨大になるという欠点がある。例え
ば、８ビツトのＡ／Ｄ変換回路では、２５５個もの電圧
比較回路が必要になるものである。
この発明の目的は、回路の簡素化を図ったＡ／Ｄ変換回
路を提供することにある。
路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、判定基準電圧のうち上位ビットに相当する判
定基準電圧群と下位ビットに相当する判定基準電圧群と
に分けて、アナログマルチプレクサにより上位ビットに
相当する判定基準電圧を電圧比較回路に供給して第１回
目の電圧比較動作と、この電圧比較出力に従って上記ア
ナログマルチプレクサを切り換えてその量子化誤差内に
おける下位ビットの判定基準電圧を上記電圧比較化に供
給して第２回目の電圧比較動作とによりＡ／Ｄ変換動作
を行うものである。
定基準電圧群と下位ビットに相当する判定基準電圧群と
に分けて、アナログマルチプレクサにより上位ビットに
相当する判定基準電圧を電圧比較回路に供給して第１回
目の電圧比較動作と、この電圧比較出力に従って上記ア
ナログマルチプレクサを切り換えてその量子化誤差内に
おける下位ビットの判定基準電圧を上記電圧比較化に供
給して第２回目の電圧比較動作とによりＡ／Ｄ変換動作
を行うものである。
第１図には、この発明の一実施例のプロ・ツク図が示さ
れている。同図の各回路ブロックを構成する回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような半導体基板上にお
いて形成される。
れている。同図の各回路ブロックを構成する回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような半導体基板上にお
いて形成される。
直列抵抗網Ｒ／２．Ｒ・・・、Ｒ／２は、基準電圧Ｖ
ｒｅｆを分圧して判定基準電圧を形成する基準電圧発生
回路を構成する。
ｒｅｆを分圧して判定基準電圧を形成する基準電圧発生
回路を構成する。
この実施例では、電圧比較回路の数を削減するために、
上記判定基準電圧は、上位ピントと下位ビットに分けら
れ、それぞれマルチプレクサＭＰＸを介して電圧比較回
路に供給される。例えば、４ビツトのディジタル出力信
号を得る場合には、第２図に示すように、ｖＯ〜Ｖ１５
の相当する判定基準電圧うち、ＶＯ，Ｖ４．ＶＢ及びＶ
１５が上記上位ビット用の判定基準電圧としてマルチプ
レクサＭＰＸを介して電圧比較回路ＶＣＩ〜ＶＣ４に供
給される。上記電圧比較回路ＶＣＩ〜ＶＣ４の他方の入
力端子には、それぞれ入力アナログ電圧Ｖｉｎが共通に
供給される。
上記判定基準電圧は、上位ピントと下位ビットに分けら
れ、それぞれマルチプレクサＭＰＸを介して電圧比較回
路に供給される。例えば、４ビツトのディジタル出力信
号を得る場合には、第２図に示すように、ｖＯ〜Ｖ１５
の相当する判定基準電圧うち、ＶＯ，Ｖ４．ＶＢ及びＶ
１５が上記上位ビット用の判定基準電圧としてマルチプ
レクサＭＰＸを介して電圧比較回路ＶＣＩ〜ＶＣ４に供
給される。上記電圧比較回路ＶＣＩ〜ＶＣ４の他方の入
力端子には、それぞれ入力アナログ電圧Ｖｉｎが共通に
供給される。
上記電圧比較回路ｖｃｉ〜ＶＣ４の出力信号は、デコー
ダＤＣＲに供給され、ここで２進のディジタル信号が形
成される。この実施例では、２回に分けて上位ビット分
のディジタル変換と下位ビット分のディジタル変換を上
記電圧比較回路ＶＣＩ〜ＶＣ４により行うので、特に制
限されないが、上記デコーダＤＣＨにより形成されたそ
れぞれの変換出力は、一旦ラッチ回路ＦＦＩ、ＦＦ２に
より保持される。また、上記下位ビットのディジタル変
換のための判定基準電圧は、上記上位ピントのディジタ
ル変換出力により選択される。すなわち、上位ビットの
ディジタル変換における量子化誤差内の判定基準電圧が
マルチプレクサＭＰＸにより選ばれて上記電圧比較化ｖ
ｃｉ〜ＶＣ４に供給され、下位ビットのディジタル変換
動作が行われる。
ダＤＣＲに供給され、ここで２進のディジタル信号が形
成される。この実施例では、２回に分けて上位ビット分
のディジタル変換と下位ビット分のディジタル変換を上
記電圧比較回路ＶＣＩ〜ＶＣ４により行うので、特に制
限されないが、上記デコーダＤＣＨにより形成されたそ
れぞれの変換出力は、一旦ラッチ回路ＦＦＩ、ＦＦ２に
より保持される。また、上記下位ビットのディジタル変
換のための判定基準電圧は、上記上位ピントのディジタ
ル変換出力により選択される。すなわち、上位ビットの
ディジタル変換における量子化誤差内の判定基準電圧が
マルチプレクサＭＰＸにより選ばれて上記電圧比較化ｖ
ｃｉ〜ＶＣ４に供給され、下位ビットのディジタル変換
動作が行われる。
この実施例のＡ／Ｄ変換回路の動作を第２図にに示した
動作概念図を参照して説明する。
動作概念図を参照して説明する。
例えば、４ビツトのＡ／Ｄ変換動作を行う場合、４個の
電圧比較回路ｖｃｉ〜ＶＣ４を用いて、２回に分けて電
圧比較動作を行うことにより、上位２ビツトと下位２ビ
ツトのＡ／Ｄ変換動作を行うものである。すわなち、第
１回目のＡ／Ｄ変換動作の時には、マルチプレクサＭＰ
Ｘにより判定基準電圧Ｖ４．Ｖ８．Ｖ１２及びＶ１５を
上記電圧゛比較回路ＶＣＩ〜ＶＣ４に供給する。今、入
力電圧Ｖｉｎが上記判定基準電圧ｖ８〜Ｖ１２の間なら
、例えば、判定基準電圧ｖ４とＶＢを受ける電圧比較回
路ＶＣ３，ＶＣ４の出力が論理“１″になるので、デコ
ーダＯＣＲは、２進数で１０を送出する。この上位ビッ
トの１０により、マルチプレクサＭＰＸは、上記判定基
準電圧による量子化誤差内の下位ビットに相当する判定
基準電圧ｖ９〜Ｃ１２を選択して、上記電圧比較化ＶＣ
Ｉ〜ＶＣ４に供給する。これにより、上記同様にして下
位ビットのＡ／Ｄ変換動作を行うものである。すなわち
、図示しないが、上記入力信号Ｖｉｎが判定基準電圧Ｖ
ＩＯとＶｌｌの間なら、上記同様にして２進数の１０を
送出する。これにより、１回目のＡ／Ｄ変換動作により
形成された上位ビットの１０を加えて２進数で４ビツト
からなる１０１０（１０進数で１０）が得られる。
電圧比較回路ｖｃｉ〜ＶＣ４を用いて、２回に分けて電
圧比較動作を行うことにより、上位２ビツトと下位２ビ
ツトのＡ／Ｄ変換動作を行うものである。すわなち、第
１回目のＡ／Ｄ変換動作の時には、マルチプレクサＭＰ
Ｘにより判定基準電圧Ｖ４．Ｖ８．Ｖ１２及びＶ１５を
上記電圧゛比較回路ＶＣＩ〜ＶＣ４に供給する。今、入
力電圧Ｖｉｎが上記判定基準電圧ｖ８〜Ｖ１２の間なら
、例えば、判定基準電圧ｖ４とＶＢを受ける電圧比較回
路ＶＣ３，ＶＣ４の出力が論理“１″になるので、デコ
ーダＯＣＲは、２進数で１０を送出する。この上位ビッ
トの１０により、マルチプレクサＭＰＸは、上記判定基
準電圧による量子化誤差内の下位ビットに相当する判定
基準電圧ｖ９〜Ｃ１２を選択して、上記電圧比較化ＶＣ
Ｉ〜ＶＣ４に供給する。これにより、上記同様にして下
位ビットのＡ／Ｄ変換動作を行うものである。すなわち
、図示しないが、上記入力信号Ｖｉｎが判定基準電圧Ｖ
ＩＯとＶｌｌの間なら、上記同様にして２進数の１０を
送出する。これにより、１回目のＡ／Ｄ変換動作により
形成された上位ビットの１０を加えて２進数で４ビツト
からなる１０１０（１０進数で１０）が得られる。
なお、６ビツトのＡ／Ｄ変換動作を行う場合には、上位
３ビツトと下位３ビツトのように分割できるので、電圧
比較回路の°数は８個により構成できるものであり、８
ビツトのＡ／Ｄ変換動作を行う場合には、上位４ビツト
と下位４ビツトのように分割できるので、電圧比較回路
の数は１６個により構成できるものである。
３ビツトと下位３ビツトのように分割できるので、電圧
比較回路の°数は８個により構成できるものであり、８
ビツトのＡ／Ｄ変換動作を行う場合には、上位４ビツト
と下位４ビツトのように分割できるので、電圧比較回路
の数は１６個により構成できるものである。
（１）電圧比較動作を上位ビットの下位ビットの２回に
分↓すて行うことにより、電圧比較回路の数大幅に削減
できるから、回路の簡素化を図ることができるという効
果が得られる。ちなみに、８ビツトのＡ／Ｄ変換回路を
構成する場合、従来の全並列比較方式では合計２５５個
もの電圧比較回路が必要であるのに対して、上述のよう
に１６個と約１／１６もの削減を図ることができる。
分↓すて行うことにより、電圧比較回路の数大幅に削減
できるから、回路の簡素化を図ることができるという効
果が得られる。ちなみに、８ビツトのＡ／Ｄ変換回路を
構成する場合、従来の全並列比較方式では合計２５５個
もの電圧比較回路が必要であるのに対して、上述のよう
に１６個と約１／１６もの削減を図ることができる。
（２）電圧比較動作を２回に分けて行うものであるので
、従来の全並列比較方式よりは遅くなるが、他の逐次比
較方式等に比べて高速なＡ／Ｄ変換動作を行わせること
ができるという効果が得られる。
、従来の全並列比較方式よりは遅くなるが、他の逐次比
較方式等に比べて高速なＡ／Ｄ変換動作を行わせること
ができるという効果が得られる。
（３）上記電圧比較回路により上位ピントと下位ビット
の比較動作を行うものであるので、その比較出力を受け
るデコーダも供用できるから、上記（１）と相俟って回
路の簡素化を図ることができるという効果が得られる。
の比較動作を行うものであるので、その比較出力を受け
るデコーダも供用できるから、上記（１）と相俟って回
路の簡素化を図ることができるという効果が得られる。
（４）上記（３）により、回路の素子数が大幅に低減で
きるから、半導体集積回路化に適したＡ／Ｄ変換回路を
得ることができるという効果が得られる。
きるから、半導体集積回路化に適したＡ／Ｄ変換回路を
得ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、マルチプレク
サＭＰＸの切り換えは、電圧比較回路の出力又はデコー
ダの出力により行うものであっちもよい。また、各回路
は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）又はバイポーラ型トランジスタにより構成すること
ができるものである。特にＭＯＳＦＥＴを用い他場合に
は、伝送ゲー）ＭＯＳＦＥＴを用いてアナログマルチプ
レクサを構成できるから、回路の簡素化が図られる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、マルチプレク
サＭＰＸの切り換えは、電圧比較回路の出力又はデコー
ダの出力により行うものであっちもよい。また、各回路
は、ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジス
タ）又はバイポーラ型トランジスタにより構成すること
ができるものである。特にＭＯＳＦＥＴを用い他場合に
は、伝送ゲー）ＭＯＳＦＥＴを用いてアナログマルチプ
レクサを構成できるから、回路の簡素化が図られる。
この発明は、Ａ／Ｄ変換回路として広く利用できるもの
である。例えば、極めて簡単な回路で構成できるから、
ｌチップのマイクロコンピュータに内蔵させることがで
きるものとなる。
である。例えば、極めて簡単な回路で構成できるから、
ｌチップのマイクロコンピュータに内蔵させることがで
きるものとなる。
第１図は、この発明の一実施例を示すブロック図、
第２図は、そのＡ／Ｄ変換動作を説明するための概念図
である。 ＶＣＩ〜ＶＣ４・・電圧比較回路、ＭＰＸ・・マルチプ
レクサ、ＤＣＲ・・デコーダ、ＦＦ １゜代理人弁理士
向ｆｉＩｌ 明大 第 １ 図 第 ２ 図 （ＶＦｅチ）
である。 ＶＣＩ〜ＶＣ４・・電圧比較回路、ＭＰＸ・・マルチプ
レクサ、ＤＣＲ・・デコーダ、ＦＦ １゜代理人弁理士
向ｆｉＩｌ 明大 第 １ 図 第 ２ 図 （ＶＦｅチ）
Claims (1)
- 【特許請求の範囲】 １、判定基準電圧を形成する基準電圧発生回路と、この
基準電圧発生回路により形成された判定基準電圧のうち
上位ビットに相当する判定基準電圧群と下位ビットに相
当する判定基準電圧群とを選択的に伝達するアナログマ
ルチプレクサと、上記分割された判定基準電圧群の数に
相当する数の電圧比較回路とを含み、上記アナログマル
チプレクサにより上位ビットに相当する判定基準電圧を
上記電圧比較回路に供給して第１回目の電圧比較動作を
行い、この電圧比較出力に従って上記アナログマルチプ
レクサを切り換えてその量子化誤差内における下位ビッ
トの判定基準電圧を上記電圧比較化に供給して第２回目
の電圧比較動作を行うものとしたことを特徴とする。Ａ
／Ｄ変換回路。 ２、上記Ａ／Ｄ変換回路は、１チツプの半導体集積回路
装置内に構成されるものであることを特徴とする特許請
求の範囲第１項記載のＡ／Ｄ変換回路。 ３、上記Ａ／Ｄ変換回路は、偶数ビットのディジタル信
号を形成するものであることを特徴とする特許請求の範
囲第１又は第２項記載のＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9654884A JPS60241329A (ja) | 1984-05-16 | 1984-05-16 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9654884A JPS60241329A (ja) | 1984-05-16 | 1984-05-16 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241329A true JPS60241329A (ja) | 1985-11-30 |
Family
ID=14168140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9654884A Pending JPS60241329A (ja) | 1984-05-16 | 1984-05-16 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168123A (ja) * | 1987-07-29 | 1989-07-03 | Samsung Semiconductor & Teleommun Co Ltd | マルチプレクシング並列アナログディジタル変換器 |
| JPH02215229A (ja) * | 1989-02-16 | 1990-08-28 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換器 |
| JPH04360419A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | Ａ／ｄコンバータ回路 |
-
1984
- 1984-05-16 JP JP9654884A patent/JPS60241329A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01168123A (ja) * | 1987-07-29 | 1989-07-03 | Samsung Semiconductor & Teleommun Co Ltd | マルチプレクシング並列アナログディジタル変換器 |
| JPH02215229A (ja) * | 1989-02-16 | 1990-08-28 | Nec Ic Microcomput Syst Ltd | Ａ／ｄ変換器 |
| JPH04360419A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | Ａ／ｄコンバータ回路 |
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