JPS60241773A - スイツチング電源の出力電圧制御方法 - Google Patents
スイツチング電源の出力電圧制御方法Info
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- JPS60241773A JPS60241773A JP9603484A JP9603484A JPS60241773A JP S60241773 A JPS60241773 A JP S60241773A JP 9603484 A JP9603484 A JP 9603484A JP 9603484 A JP9603484 A JP 9603484A JP S60241773 A JPS60241773 A JP S60241773A
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- switching power
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- 238000004804 winding Methods 0.000 claims abstract description 23
- 238000003079 width control Methods 0.000 claims description 8
- 230000005415 magnetization Effects 0.000 claims description 2
- 102100033934 DNA repair protein RAD51 homolog 2 Human genes 0.000 abstract description 2
- 101001132307 Homo sapiens DNA repair protein RAD51 homolog 2 Proteins 0.000 abstract description 2
- 102100031437 Cell cycle checkpoint protein RAD1 Human genes 0.000 abstract 1
- 101001130384 Homo sapiens Cell cycle checkpoint protein RAD1 Proteins 0.000 abstract 1
- 230000001939 inductive effect Effects 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はスイッチング電源の出力電圧制御方法に関し、
特に複数のユニットから成シ各ユニットととに直流安定
化電源を有する電子機器等圧用いられる多出力型のスイ
ッチング電源の出力電圧制御方法に関するものである。
特に複数のユニットから成シ各ユニットととに直流安定
化電源を有する電子機器等圧用いられる多出力型のスイ
ッチング電源の出力電圧制御方法に関するものである。
従来、この種のスイッチング電源の出力電圧制御は、例
えば第１図に示すように、ｎ個の出力回路Ｃ５−Ｃｎの
うち第１の回路Ｃ！においては、その出力電圧Ｖｌを主
トランスＴＩの１次側に帰還させてパルス幅制御回路Ｐ
Ｃにより検知し、そのパルス幅（ＯＮ期間のデユーティ
比）を制御することで２次側に伝達されるエネルギーを
増減して各出力電圧が一定になるよう制御されている。
えば第１図に示すように、ｎ個の出力回路Ｃ５−Ｃｎの
うち第１の回路Ｃ！においては、その出力電圧Ｖｌを主
トランスＴＩの１次側に帰還させてパルス幅制御回路Ｐ
Ｃにより検知し、そのパルス幅（ＯＮ期間のデユーティ
比）を制御することで２次側に伝達されるエネルギーを
増減して各出力電圧が一定になるよう制御されている。
また、Ｃ２〜Ｃｎの（ｎ−１）個の回路においては、そ
れぞれ、整流回路ＲＥＣ２〜ＲＢＣｎの後にシリーズレ
ギュレータＳＲを設けて各出力電圧■２〜Ｖｎを一定に
する方法がとられている。
れぞれ、整流回路ＲＥＣ２〜ＲＢＣｎの後にシリーズレ
ギュレータＳＲを設けて各出力電圧■２〜Ｖｎを一定に
する方法がとられている。
合成りに、第２の回路Ｃ２において負荷が増加し、従っ
て負荷電流が増加してその負荷電圧が低下した場合を考
えてみる。この時、増加した電流分を補うべく、２次巻
線Ｎ２からの出力電流が増加するが、主トランスＴ１の
変換電力が一定であるため、他の回路ＣＩ、０３〜Ｃｎ
の２次巻線Ｎｌ、Ｎ３〜Ｎｎからの出力電流が減少して
各負荷電圧Ｖｌ、Ｖｓ〜Ｖｎが低下する。自己制御機能
をもつ第１の回路Ｃ１は、パルス幅制御回路ＰＣＫより
そのパルス幅を広くして、主トランスＴＩの２次側への
変換電力を増加するよう作動する。
て負荷電流が増加してその負荷電圧が低下した場合を考
えてみる。この時、増加した電流分を補うべく、２次巻
線Ｎ２からの出力電流が増加するが、主トランスＴ１の
変換電力が一定であるため、他の回路ＣＩ、０３〜Ｃｎ
の２次巻線Ｎｌ、Ｎ３〜Ｎｎからの出力電流が減少して
各負荷電圧Ｖｌ、Ｖｓ〜Ｖｎが低下する。自己制御機能
をもつ第１の回路Ｃ１は、パルス幅制御回路ＰＣＫより
そのパルス幅を広くして、主トランスＴＩの２次側への
変換電力を増加するよう作動する。
そして、各回路Ｃｔ−Ｃｎの負荷電圧が規定値になった
時点でこの制御動作は終了する。
時点でこの制御動作は終了する。
第１図に示すような回路構成では、出力回路Ｃ２−〇ｎ
の出力電圧Ｖｓ２〜Ｖａｎは、無制御であるため、上述
のように何らかの原因で負荷が変動した場合には出力電
圧の変動も大きく、特に出力電圧■θ２〜Ｖａｎが最小
になる場合においてシリーズレギュレータＳＲの入力電
圧を満足させる必要条件から、該出力電圧Ｖ８２〜Ｖｓ
ｎを充分大きくする必要がある。そのために、シリーズ
レギュレータでの消費電力が大きく、スイッチング電源
としての効率の低下を招くという欠点がおりた。
の出力電圧Ｖｓ２〜Ｖａｎは、無制御であるため、上述
のように何らかの原因で負荷が変動した場合には出力電
圧の変動も大きく、特に出力電圧■θ２〜Ｖａｎが最小
になる場合においてシリーズレギュレータＳＲの入力電
圧を満足させる必要条件から、該出力電圧Ｖ８２〜Ｖｓ
ｎを充分大きくする必要がある。そのために、シリーズ
レギュレータでの消費電力が大きく、スイッチング電源
としての効率の低下を招くという欠点がおりた。
本発明の目的は上述の欠点を除去することである。その
ために、パルス幅制御をしていない回路の出力電圧の変
動分を打ち消すような誘導電流を流すインダクタンスを
、該回路に直列に挿入することにより、電力消費の低減
化を図り、スイッチング電源としての効率を上げること
を可能にするものである。
ために、パルス幅制御をしていない回路の出力電圧の変
動分を打ち消すような誘導電流を流すインダクタンスを
、該回路に直列に挿入することにより、電力消費の低減
化を図り、スイッチング電源としての効率を上げること
を可能にするものである。
本発明は、主トランスの複数の２次巻線がそれぞれ個別
の整流回路に逆極性で接続されて成る複数の出力回路を
有するスイッチング電源の、ただ１つの出力回路の出力
電圧に基づいてパルス幅制御を行ない主トランスの２次
側への変換電力を調整することにより出力電圧を制御す
る方法において、上記パルス幅制御を行なう１つの出力
回路を除くすべての出力回路の各々に対して、２次巻線
と整流回路との間に制御用トランスの２次巻線を直列に
介在させ、さらに出力電圧に基づいて制御用トランスの
１次電流を制御する制御回路を設け、該制御回路が制御
用トランスの磁化特性の非線形領域を利用して、出力電
圧の変動分を打ち消すように上記１次電流を制御するよ
うにしたことを特徴としている。
の整流回路に逆極性で接続されて成る複数の出力回路を
有するスイッチング電源の、ただ１つの出力回路の出力
電圧に基づいてパルス幅制御を行ない主トランスの２次
側への変換電力を調整することにより出力電圧を制御す
る方法において、上記パルス幅制御を行なう１つの出力
回路を除くすべての出力回路の各々に対して、２次巻線
と整流回路との間に制御用トランスの２次巻線を直列に
介在させ、さらに出力電圧に基づいて制御用トランスの
１次電流を制御する制御回路を設け、該制御回路が制御
用トランスの磁化特性の非線形領域を利用して、出力電
圧の変動分を打ち消すように上記１次電流を制御するよ
うにしたことを特徴としている。
次に、本発明の詳細な説明する。
まず、上述の制御用トランスの動作点は、例えば第８図
に示すＢ−１１曲線において、８１−８２の範囲の非線
形部分であり、この部分は透磁率すなわちインダクタン
スが電流の関数と々っている。
に示すＢ−１１曲線において、８１−８２の範囲の非線
形部分であり、この部分は透磁率すなわちインダクタン
スが電流の関数と々っている。
ところで、０Ｎ−ＯＦＦ型の多出力スイッチング電源に
おいては、スイッチングトランジスタがＯＦＦした時に
主トランスに蓄積されたエネルギーが２次側の各出力回
路に伝送されるが、各整流回路に流れ込む電流は、主ト
ランスの各巻数比と漏れインダクタンス、及び出力電圧
により決定される。
おいては、スイッチングトランジスタがＯＦＦした時に
主トランスに蓄積されたエネルギーが２次側の各出力回
路に伝送されるが、各整流回路に流れ込む電流は、主ト
ランスの各巻数比と漏れインダクタンス、及び出力電圧
により決定される。
本発明においては、各制御用トランスの２次側から見た
インダクタンスは、主トランスの各２次巻線の漏れイン
ダクタンスと同等の働きをする。
インダクタンスは、主トランスの各２次巻線の漏れイン
ダクタンスと同等の働きをする。
言い換えると、各２次回路に、制御用トランスの２次イ
ンダクタンスと上述の漏れインダクタンスとが接続され
ているのと等測的になる。制御用トランスの動作点は前
述したようにｌ３−Ｈ曲線の非線形部分であるため、例
えば制御用トランスの１次電流が減少してインダクタン
ス（制御用トランスの２次インダクタンスと漏れインダ
クタンスの和）が増加した場合には、主トランスから流
れ出す電流は減少し、そのため出力電圧は低下する。
ンダクタンスと上述の漏れインダクタンスとが接続され
ているのと等測的になる。制御用トランスの動作点は前
述したようにｌ３−Ｈ曲線の非線形部分であるため、例
えば制御用トランスの１次電流が減少してインダクタン
ス（制御用トランスの２次インダクタンスと漏れインダ
クタンスの和）が増加した場合には、主トランスから流
れ出す電流は減少し、そのため出力電圧は低下する。
本発明はこの原理を利用したもので、負荷が減少して負
荷電圧（出力電圧）が上昇した場合には制御用トランス
の１次電流を減少させて２次側のインダクタンスを増加
するよう制御し、負荷が増大した場合には逆の制御を行
なうことにより、出力電圧の安定化が図れる。
荷電圧（出力電圧）が上昇した場合には制御用トランス
の１次電流を減少させて２次側のインダクタンスを増加
するよう制御し、負荷が増大した場合には逆の制御を行
なうことにより、出力電圧の安定化が図れる。
更には、制御用トランスによる制御とパルス幅制御とに
よシ、スイッチングトランジスタのＯＮ時間が短縮され
、スイッチング電源の１次回路における電力消費が低減
される。
よシ、スイッチングトランジスタのＯＮ時間が短縮され
、スイッチング電源の１次回路における電力消費が低減
される。
なお、使用される制御用トランスについては、１次巻線
には制御用の電流（小電流）が、２次巻線には整流回路
の電流（大電流）がそれぞれ流れるので、１次の巻数を
２次に比べて十分圧多くして、Ｂ−Ｈ＊ａ上での動作点
の変動が、１次電流の変化に対しては大きく、２次電流
の変化に対しては小さくなるような巻き方とする。
には制御用の電流（小電流）が、２次巻線には整流回路
の電流（大電流）がそれぞれ流れるので、１次の巻数を
２次に比べて十分圧多くして、Ｂ−Ｈ＊ａ上での動作点
の変動が、１次電流の変化に対しては大きく、２次電流
の変化に対しては小さくなるような巻き方とする。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第２図は、本発明の一実施例を適用するスイッチング電
源の回路図を示し、簡単化のため２出力ツ場合を示す。
源の回路図を示し、簡単化のため２出力ツ場合を示す。
図において、主トランスＴ’ｔの１次巻線Ｎ ｏはスイ
ッチングトランジスタＱのコレクタ、エミッタを介して
、直流入力電源ＢＫ接続されている。一方、主トランス
ＴＩの２次側の第１回路ＣＩにおいては、２次巻線Ｎｌ
は、ダイオードおよびコンデンサで成る整流回路ＲＢＣ
ｌを介して、その出力電圧Ｖｌを検出して前述のスイッ
チングトランジスタＱを制御するパルス幅制御回路ＰＣ
に接続されている。第２回路Ｃ２１Ｃおいては、２次巻
線Ｎ２は、制御用トランスＴ２Ｏ２次巻線ｎ２を直列に
介し、更にダイオード及びコンデンサで成る整流回路Ｒ
ＥＣ２を介して、その出力電圧ｖ２を検出して上記制御
用トランスＴ２の１次電流を制御する制御回路Ｃ０ＮＴ
に接続されている。
ッチングトランジスタＱのコレクタ、エミッタを介して
、直流入力電源ＢＫ接続されている。一方、主トランス
ＴＩの２次側の第１回路ＣＩにおいては、２次巻線Ｎｌ
は、ダイオードおよびコンデンサで成る整流回路ＲＢＣ
ｌを介して、その出力電圧Ｖｌを検出して前述のスイッ
チングトランジスタＱを制御するパルス幅制御回路ＰＣ
に接続されている。第２回路Ｃ２１Ｃおいては、２次巻
線Ｎ２は、制御用トランスＴ２Ｏ２次巻線ｎ２を直列に
介し、更にダイオード及びコンデンサで成る整流回路Ｒ
ＥＣ２を介して、その出力電圧ｖ２を検出して上記制御
用トランスＴ２の１次電流を制御する制御回路Ｃ０ＮＴ
に接続されている。
次に１動作を説明する。
第１回路ＣＩは、出力電圧■１に応じてスイッチングト
ランジスタＱのＯＮ時間を決める回路であり、そのＯＮ
時間で決まるエネルギーが主トランスＴｌに蓄積される
。第２回路０２において、制御用トランスＴ２は第８図
に示すＢ−Ｈ特性を有しており、今、制御回路Ｃ０ＮＴ
によりトランスＴ２の１巻巻線ｎｌに流れている電流を
Ｉｃとし、この時のバイアス点がＡ点にあるものとする
。また、この場合のトランスＴ２の２次側から見たイン
ダクタンスをＬＡとすると、この値は＠８図のＡ点にお
ける傾きに相当する（Ｌ＝Ｎａ〆／ａＩ）。
ランジスタＱのＯＮ時間を決める回路であり、そのＯＮ
時間で決まるエネルギーが主トランスＴｌに蓄積される
。第２回路０２において、制御用トランスＴ２は第８図
に示すＢ−Ｈ特性を有しており、今、制御回路Ｃ０ＮＴ
によりトランスＴ２の１巻巻線ｎｌに流れている電流を
Ｉｃとし、この時のバイアス点がＡ点にあるものとする
。また、この場合のトランスＴ２の２次側から見たイン
ダクタンスをＬＡとすると、この値は＠８図のＡ点にお
ける傾きに相当する（Ｌ＝Ｎａ〆／ａＩ）。
この状態で、負荷が変動し出力電流が増加して、出力電
圧■２が設定値より低下した場合を考えてみる。前述の
原理により、制御回路Ｃ０ＮＴは、トランスＴ２に対し
てその１次電流ＩｃをΔＩｃだけ増加して、インダクタ
ンスＬＡを減少させるよう機能す乙。すなわち、インダ
クタンスはＬＡからＩｉ ｎに減少する。このため、第
２回路Ｃ２の２次巻線Ｎ２から流れ出す電流が増加し、
出力電圧■２が次第に上昇して設定値にり帰する。
圧■２が設定値より低下した場合を考えてみる。前述の
原理により、制御回路Ｃ０ＮＴは、トランスＴ２に対し
てその１次電流ＩｃをΔＩｃだけ増加して、インダクタ
ンスＬＡを減少させるよう機能す乙。すなわち、インダ
クタンスはＬＡからＩｉ ｎに減少する。このため、第
２回路Ｃ２の２次巻線Ｎ２から流れ出す電流が増加し、
出力電圧■２が次第に上昇して設定値にり帰する。
逆に、負荷が減少した場合には、制御回路Ｃ０ＮＴは制
御用トランスＴ２に対して、バイアス点を第８図のＢ点
からＡ点に移行させるよう機能する。
御用トランスＴ２に対して、バイアス点を第８図のＢ点
からＡ点に移行させるよう機能する。
本発明は、以−ト説明したように、パルス幅制御をして
いない回路の出力電圧の変動分を打ち消すような訪導電
流を流すインダクタンスを使用するので、シリーズレギ
ュレ−タを用いる場合に比べて電力損失が少なく、回路
全体の効率を上げることができ、それに伴い、放熱板の
小型化による電源全体の小型化を可能にする効果がある
。
いない回路の出力電圧の変動分を打ち消すような訪導電
流を流すインダクタンスを使用するので、シリーズレギ
ュレ−タを用いる場合に比べて電力損失が少なく、回路
全体の効率を上げることができ、それに伴い、放熱板の
小型化による電源全体の小型化を可能にする効果がある
。
第１図は、従来のスイッチング電源の回路図、第２図は
、本発明の一実施例を適用するスイッチング電源の回路
図、第８図は、第２図における制御用トランスＴ２のＢ
（Ｎｕ）−Ｈ（Ｉ）特性を示す図である。 Ｅ・・・直流入力電源。 Ｑ・・・スイッチングトランジスタ。 ＴＩ・・・主トランス。 ＰＣ・・・パルス幅制御回路。 ＮＯ・・・（主トランスの）１次巻線。 Ｎ１〜Ｎｎ・・・（主トランスの）２次ｔ［。 Ｃ］〜Ｃｎ・・・２次回路。 ＲＥＣ１−ＲＥＣｎ ・−・整流回路。 ■θ５−ＶＦ３ｎ・・・（整流回路の）出力電圧。 ＳＲ・・・シリーズレギュレータ。 Ｖ １−Ｖ ｎ ＝−出力’Ｉｌｌ負荷電圧）。 Ｃ０ＮＴ・・・制御回路。 Ｔ２・・・制御用トランス。 ｎｌ、ｎ２・・・（制御用トランスの）１次、２次巻線
。 Ｉｃ・・・（制御用トランスの）１次電流。 特許出願人 日本電気株式会社 、 ゝ＼ 代理人 内原 晋、・ Ｘ＋、− 第 ２ 図
、本発明の一実施例を適用するスイッチング電源の回路
図、第８図は、第２図における制御用トランスＴ２のＢ
（Ｎｕ）−Ｈ（Ｉ）特性を示す図である。 Ｅ・・・直流入力電源。 Ｑ・・・スイッチングトランジスタ。 ＴＩ・・・主トランス。 ＰＣ・・・パルス幅制御回路。 ＮＯ・・・（主トランスの）１次巻線。 Ｎ１〜Ｎｎ・・・（主トランスの）２次ｔ［。 Ｃ］〜Ｃｎ・・・２次回路。 ＲＥＣ１−ＲＥＣｎ ・−・整流回路。 ■θ５−ＶＦ３ｎ・・・（整流回路の）出力電圧。 ＳＲ・・・シリーズレギュレータ。 Ｖ １−Ｖ ｎ ＝−出力’Ｉｌｌ負荷電圧）。 Ｃ０ＮＴ・・・制御回路。 Ｔ２・・・制御用トランス。 ｎｌ、ｎ２・・・（制御用トランスの）１次、２次巻線
。 Ｉｃ・・・（制御用トランスの）１次電流。 特許出願人 日本電気株式会社 、 ゝ＼ 代理人 内原 晋、・ Ｘ＋、− 第 ２ 図
Claims (1)
- 主トランスの複数の２次巻線がそれぞれ個別の整流回路
に逆極性で接続されて成る複数の出力回路を有するスイ
ッチング電源の、ただ１つの出力回路の出力電圧に基づ
いてパルス幅制御を行ない前記主トランスの２次側への
変換電力を調整することＫより出力電圧を制御する方法
において、前記パルス幅制御を行なう１つの出力回路を
除くすべての出力回路の各々に対して、前記２次巻線と
整流回路との間に制御用トランスの２次巻線を直列に介
在させ、さらに出力電圧に基づいて前記制御用トランス
の１次電流を制御する制御回路を設け、該制御回路が前
記制御用トランスの磁化特性の非線形領域を利用して、
出力電圧の変動分を打ち消すように前記１次電流を制御
するようにしたことを特徴とするスイッチング電源の出
力電圧制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9603484A JPS60241773A (ja) | 1984-05-14 | 1984-05-14 | スイツチング電源の出力電圧制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9603484A JPS60241773A (ja) | 1984-05-14 | 1984-05-14 | スイツチング電源の出力電圧制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241773A true JPS60241773A (ja) | 1985-11-30 |
Family
ID=14154154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9603484A Pending JPS60241773A (ja) | 1984-05-14 | 1984-05-14 | スイツチング電源の出力電圧制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101182U (ja) * | 1987-12-24 | 1989-07-07 |
-
1984
- 1984-05-14 JP JP9603484A patent/JPS60241773A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101182U (ja) * | 1987-12-24 | 1989-07-07 |
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