JPS6024490A - 電子時計用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子時計用回路に関し更に詳しくは電子時計用
回路の不使用時の消費電流低減に関するものである。

今日電子時計の多くは、正確な時刻合せができる様にリ
セット機能をもち、リセット解除とともに正しく分局回
路が動作するようにリセット中も発振回路が動作してい
る。これは、発振回路が動作を開始してから、安定な発
振状態に達するまでに若干の時間が必要なためである。

したがって、通常の電子時計では、リセット中も発振回
路の動作電流が流れていて、不使用時の消費電流を少な
くするにも限界があった。

本発明は上記の点に鑑み、通常のリセット機能によって
正確な時刻合せができるうえに、使用しないときには消
費電流の大きい発振回路の動作を停止させることによシ
、大巾な消費電流の低減が可能な電子時計を実現しよう
とするものである。

発振を停止させる手段として、新たにスイッチを設ける
ことは、コスト、大きさ、美観の上から好１しくないの
で、従来通りのリセットスイッチだけで操作することが
望ましい。また操作も簡単なものが良く、この点からは
リセット状態で放置すると自動的に発振が停止する構造
が最も良い。通常時刻合せには１〜２分あれば良いので
、リセットスイッチがオンしてから約２分以上経過する
と発振停止させる様に、リセット中だけ動作する分周回
路を別に設けてやればよいことになる。しかしながら、
これでは２分間分の分周回路を別に作らなければならな
いので回路の規模が大きくなり現実的でないので、この
分周回路を、本来の時計用分周回路と兼用させようとす
るのが本発明のねらいである。

以下本発明を所謂アナログクォーツに適用した実施例に
従って詳細に説明するが、所謂デジタルクォーツの場合
も同様に適用可能である。第１図はこの実施例の回路図
であり第２図、第３図、第４図は第１図の回路の信号の
タイミングを示す図である。図中発振回路１はＮＡＮＤ
ゲート２の一方の入力が１のとき５２７６８Ｈｚで発振
し、”０＃のときは発振が停止して出力は“１″となっ
て全回路のロジック動作は静止するので、回路を０Ｍ０
Ｅ！−工Ｃで構成した場合、その消費電流は無視しうる
程度になる。発振回路１の出力は第１の分周回路３で例
えば４０９６Ｈｚに分周され、さらに第２の分周回路４
で１／２０Ｈｚに分周される。フリップフロップ５とゲ
ート６は分周回路４の１／２０Ｈｚ出力及び１２８Ｈｚ
出力から２０秒周期でパルスｌ】１８１ミリ秒の駆動パ
ルスを合成する。なお、第２図中１２８Ｈｚの信号はタ
イミングを見やすくするため拡大しである。ノリツブフ
ロップ７はゲート６の出力パルスの立下りで反転するの
で、ドライバー８及び９は２０秒周期でパルス巾７．８
１　ミリ秒の駆動パルスを毎回逆方向にステッピングモ
ータのコイル１０に印加する。

次にリセットスイッチ１１をオンにすると、フリップフ
ロップ１２のＤ人カは“１″となり同時にリセットが解
除されるので、４０９６　Ｈｚ立下夛でＱ出力は”１”
となる。次の４０９６　Ｈｚ立上＃）マでスイッチ１１
をオンしつづけると７リツプフロツプ１５のＱ出力も“
１”となり、フリップフロップ５をリセットするので、
この状態が続くかぎシスチッピングモータが回転するこ
とはない。従ってこの状態は見かけ上従来のリセットと
同じである。

ただし分周回路３及び分周回路４はリセットされないの
で４０９６　Ｈｚはひきつづ、き出力され、次の立下り
で７リツプフロツプ１４のＱ出力も°１″になる。−力
筒３の分周回路１５はリセットスイッチ１１をオンする
リセットが解除さ、れ、分周回路４の１／２０Ｈｚ出力
を分周し始める。仮に分周回路１５が４段のフリップフ
ロップで構成されていれば、１４０秒〜１６０秒後に出
力が１”となり、ゲート１６の出力は”０″となって発
振が停止する。

次にリセットスイッチ１１をオフにすると、プルダウン
抵抗１７によって７リツプフロツブ１２と分周回路１５
はリセットされるので、もし発振が停止Ｅ７ていても、
ゲート１６の出力は“０”から′１”となって数秒以内
に発振を再開する。一方フリップフロップ１２はリセッ
トされ、フリップフロップ１３は４０９６　Ｈｚの立上
りでリセットされさらに次の４０９６　Ｈ２立上りでフ
リップフロップ１４もリセットされる。もしこのとき発
振が停止していても、先に述べた通９リセットス・１ツ
チ１１をオフにすれば数秒以内に発振を再開するので、
この動作は数秒遅れるものの、発振が停止していない場
合と同様になる。このとき７リツプンロツプ１６がリセ
ットされてからフリップフロップ１４がリセットされる
までの０．２４４ミリ秒間だけゲート１８が１ｎになっ
て分周回路４をリセットする。

つまり、リセットスイッチ１１を１４０秒以下の時間だ
けオンした場合は通常のリセットと同様にステッピング
モータの駆動を中止するとともに、リセットスイッチ１
１を再びオフにすると分周回路４がリセットされ、０．
２４４　ミＩＪ秒以下の遅れでステッピングモータの駆
動を再開する。この遅れはフリップフロップ１２，１３
，１４のクロックの周波数を上げることにより、自由に
設定できる。またリセットスイッチ１１をオンにしたま
ま長時間放置すると、タイミングによシ１４０秒〜１６
０秒後に自動的に発振が停止し、消費電流を大巾に削減
することができる。発振停止状態にあるときは、リセッ
トスイッチをオフにするととで発振を打開することがで
きる。

以上の様に、本発明によれば、従来の電子時計用回路に
比べわずかの素子の追加でリセット状態で放置すると自
動的に発振を停止させて消費電流を大巾に低減すること
ができるうえに、通常の時刻合せのときには従来の電子
時計と変らない取扱いが可能となる効果を有する。

【図面の簡単な説明】

第１図は本発明の実施例のアナログクォーツ回路図。 第２丙、第３図、第４図は第１図の回路の動作タイミン
グ図である。 １・・・・・・・・・発根回路 ２・・・・・・・・・ＮＡＮＤゲート ３．４・・・分周回路 ５・・・・・・・・・フリップフロップ６・・・・・・
・・・ゲート ７・・・・・・・・・フリップフロップ８、？・・・ド
ライバー １０・・・・・・ステッピングモータのコイル１１・・
・・・・リセットスイッチ １２．１３．１４・・・フリップフロップ１５・・・・
・・分周回路 １６・・・・・・ゲート １７・・・・・・プルダウン抵抗 １８・・・・・・ゲート 以上

Claims (1)

【特許請求の範囲】
1. 少なくとも、入力信号によって発振を停止しうる発振回
   路と、前記発振回路の信号を分周する第１の分周回路と
   、前記第１の分周回路の出力を分周する第２の分周回路
   と、表示装置と、前記第１の分周回路の出力から前記表
   示装置を駆動するためのパルスを合成する表示駆動回路
   と、リセットスイッチとから成シ、前記リセットスイッ
   チをオンしている間は、前記表示駆動回路の動作を停止
   するとともに前記第２の分周回路が動作し、前記第２の
   分周回路が所定のカウントに達した場合に前記発振回路
   の発振を停止し、前記リセットスイッチをオフにしたと
   きに前記第１の分周回路をリセットし、かつ前記リセッ
   トスイッチをオフにしている間前記第２の分周回路をリ
   セットしつづける構成としたことを特徴とする電子時計
   用回路。