JPS60246091A - アドレスバツフア回路 - Google Patents
アドレスバツフア回路Info
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- JPS60246091A JPS60246091A JP59100472A JP10047284A JPS60246091A JP S60246091 A JPS60246091 A JP S60246091A JP 59100472 A JP59100472 A JP 59100472A JP 10047284 A JP10047284 A JP 10047284A JP S60246091 A JPS60246091 A JP S60246091A
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- buffer circuit
- inverter
- address
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体記憶技術さらには半導体記憶装置に
おけるアドレス信号の形成に適用して特に有効な技術に
関し、例えばダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）におけるアドレスバッファ回路の構成に利
用して有効な技術に関する。
おけるアドレス信号の形成に適用して特に有効な技術に
関し、例えばダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）におけるアドレスバッファ回路の構成に利
用して有効な技術に関する。
［背景技術］
従来、ダイナミック型ＲＡＭでは、選択したメモリアレ
イ内の１行中のデータを連続して読み出したり、書き込
んだりすることができるページ・モードと呼ばれる動作
モードや、４ビツトのデータを高速で連続して読み出し
たり書き込んだりできるニブル・モードと呼ばれる動作
モードをするものがある。
イ内の１行中のデータを連続して読み出したり、書き込
んだりすることができるページ・モードと呼ばれる動作
モードや、４ビツトのデータを高速で連続して読み出し
たり書き込んだりできるニブル・モードと呼ばれる動作
モードをするものがある。
上記ページ・モードでは、行アドレス信号を哀ＡＳ信号
（ロウ・アドレス・ストローブ信号）の立下がりで取り
込んだ後、繰り返えし変化されるＣＡＳ信号（カラム・
アドレス・ストローブ信号）の立下がりで列アドレスを
取り込む。従って、外部からは１ペ一ジ分の列アドレス
信号を供給するとともに、ＣＡＳ信号を変化させてやる
必要がある。また、ニブル・モードでは、行アドレス信
号をＲＡＳ信号の立下がりで取り込んだ後、ＣＡＳ信号
の立下がりで列アドレス信号を取り込むと、あとは内部
で自動的に列アドレスが変化される。
（ロウ・アドレス・ストローブ信号）の立下がりで取り
込んだ後、繰り返えし変化されるＣＡＳ信号（カラム・
アドレス・ストローブ信号）の立下がりで列アドレスを
取り込む。従って、外部からは１ペ一ジ分の列アドレス
信号を供給するとともに、ＣＡＳ信号を変化させてやる
必要がある。また、ニブル・モードでは、行アドレス信
号をＲＡＳ信号の立下がりで取り込んだ後、ＣＡＳ信号
の立下がりで列アドレス信号を取り込むと、あとは内部
で自動的に列アドレスが変化される。
従って、外部からは行アドレス信号と先頭の列アドレス
信号を与えるとともに、（、ＡＳ信号をＲＡｇ信号の立
下がり後に４回立ち下げてやる必要がある。
信号を与えるとともに、（、ＡＳ信号をＲＡｇ信号の立
下がり後に４回立ち下げてやる必要がある。
これに対し、最近ＣＡＳ信号を一旦立ち下げたら後はこ
れを変化させなくても、単に外部から行アドレス信号に
続いて列アドレス信号を連続して与えてやれば、１ペ一
ジ分のデータを高速で連続して読み出せるようにしたス
タティックカラム・モードと呼ばれる動作モードを有す
るダイナミックＲＡＭが提案されている（日経エレクト
ロニクス、１．９８３年９月１２日号 Ｎｏ、３２５
第１５３頁〜１５８頁）。
れを変化させなくても、単に外部から行アドレス信号に
続いて列アドレス信号を連続して与えてやれば、１ペ一
ジ分のデータを高速で連続して読み出せるようにしたス
タティックカラム・モードと呼ばれる動作モードを有す
るダイナミックＲＡＭが提案されている（日経エレクト
ロニクス、１．９８３年９月１２日号 Ｎｏ、３２５
第１５３頁〜１５８頁）。
ところで、このようなスタティックカラム・モードを有
するダイナミックＲＡＭにおいても、データの書き込み
時にはライトイネーブル信号を繰り返えし変化させて、
その立下がりに同期して列アドレスを取り込むようにさ
れる。そのため、スタティックカラム・モードを有する
ダイナミックＲＡＭのアドレスバッファ回路は、読出し
時にはスタティック動作が要求され、書込み時にはダイ
ナミック動作が要求されることになる。
するダイナミックＲＡＭにおいても、データの書き込み
時にはライトイネーブル信号を繰り返えし変化させて、
その立下がりに同期して列アドレスを取り込むようにさ
れる。そのため、スタティックカラム・モードを有する
ダイナミックＲＡＭのアドレスバッファ回路は、読出し
時にはスタティック動作が要求され、書込み時にはダイ
ナミック動作が要求されることになる。
そこで、本発明者は制御信号に基づいてそのような二つ
の動作が可能なアドレスバッファ回路として、例えば第
１図に示すようなＣＭＯ８型のアドレスバッファ回路を
開発した。この回路は、ＲＡＭ内において外部から供給
されるＣＡＳ信号やライトイネーブル信号ＷＥ等に基づ
いて形成された制御信号ＣＡＢによって、それにおける
クロックド・インバータＴＮＶ２を制御される。この回
路は、読出し時にはスタティック動作とされ、また書込
み時にはクロックド・インバータｒ Ｎ Ｖ ２でアド
レス入力をラッチすることにより、ダイナミック動作に
されるというものである。
の動作が可能なアドレスバッファ回路として、例えば第
１図に示すようなＣＭＯ８型のアドレスバッファ回路を
開発した。この回路は、ＲＡＭ内において外部から供給
されるＣＡＳ信号やライトイネーブル信号ＷＥ等に基づ
いて形成された制御信号ＣＡＢによって、それにおける
クロックド・インバータＴＮＶ２を制御される。この回
路は、読出し時にはスタティック動作とされ、また書込
み時にはクロックド・インバータｒ Ｎ Ｖ ２でアド
レス入力をラッチすることにより、ダイナミック動作に
されるというものである。
ところが、第１図に示すように構成されたアドレスバッ
ファ回路においては、初段（入力段）のＣＭＯＳインバ
ータＩＮＶ１の出力を受ける次段のクロックド・インバ
ータ■Ｎ■２の制御用ＭＯ３ＦＥＴＱ３とＱ６が、それ
ぞれＣＭＯＳインバータを構成すルＭ ＯＳ Ｆ’Ｅ
Ｔ Ｑ４とＱ５のソース、ドレイン端子と電源電圧Ｖｃ
ｃおよびＶｓｓとの間に接続されていた。
ファ回路においては、初段（入力段）のＣＭＯＳインバ
ータＩＮＶ１の出力を受ける次段のクロックド・インバ
ータ■Ｎ■２の制御用ＭＯ３ＦＥＴＱ３とＱ６が、それ
ぞれＣＭＯＳインバータを構成すルＭ ＯＳ Ｆ’Ｅ
Ｔ Ｑ４とＱ５のソース、ドレイン端子と電源電圧Ｖｃ
ｃおよびＶｓｓとの間に接続されていた。
そのため、書込み時の制御信号ＣＡＢのハイレベル（Ｃ
ＡＳがロウレベル）によって入力されたアドレスをラッ
チする状態に移行しているときに。
ＡＳがロウレベル）によって入力されたアドレスをラッ
チする状態に移行しているときに。
初段のＣＭＯＳインバータＩＮＶ、の出力ノードＮ１の
レベルが変化すると、次段のクロックド・インバータＩ
ＮＶ２を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４とＱ５
のゲートのカップリング容量を介して、出力ノードＮ２
側に電位変動が伝わってノイズがのってしまう。そして
、このノイズのピークがある大きさを越えると、フリッ
プフロップを構成する次段のインバータ■Ｎｖ３の状態
が反転され、その結果として回路が誤動作するおそれか
あることが分かった。
レベルが変化すると、次段のクロックド・インバータＩ
ＮＶ２を構成するＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４とＱ５
のゲートのカップリング容量を介して、出力ノードＮ２
側に電位変動が伝わってノイズがのってしまう。そして
、このノイズのピークがある大きさを越えると、フリッ
プフロップを構成する次段のインバータ■Ｎｖ３の状態
が反転され、その結果として回路が誤動作するおそれか
あることが分かった。
［発明の目的］
この発明は、例えばスタティックラカｌトモードを有す
るダイナミックＲＡＭのように、ダイナミック動作とス
タティック動作の切換えが必要なアドレスバッファ回路
を有するものであって、そのアドレスバッファ回路がフ
リップフロップのようなラッチ手段とその前段にクロッ
クド・インバータを有するようにされているものにおい
て、特にダイナミック動作時にアドレスが変化してもア
ドレスバッファ回路が誤動作しないような回路形式を提
供することにある。
るダイナミックＲＡＭのように、ダイナミック動作とス
タティック動作の切換えが必要なアドレスバッファ回路
を有するものであって、そのアドレスバッファ回路がフ
リップフロップのようなラッチ手段とその前段にクロッ
クド・インバータを有するようにされているものにおい
て、特にダイナミック動作時にアドレスが変化してもア
ドレスバッファ回路が誤動作しないような回路形式を提
供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
本願において開示される発明のうち代表的なも。
のの概要を説明すれば、下記のとおりである。
すなわち、スタティック動作とダイナミック動作が可能
にされたラッチ型のアドレスバッファを構成するフリッ
プフロップの前段のクロックド・インバータを制御用Ｍ
Ｏ８ＦＥＴが電源電圧端子側から見たときインバータを
構成する一対のＭＯＳＦＥＴの内側に来るように接続す
ることによって、クロックド・インバータの制御用ＭＯ
８ＦＥＴがオフされてラッチ動作に入ったとき、アドレ
ス入力が変化して入力段のインバータの出力レベルが変
動しても、カットオフされた上記制御用ＭＯ３ＦＥＴに
より、クロックド・インバータを構成するＭＯＳＦＥＴ
のゲートのカップリング容゛量を介して入って来るノイ
ズをフリップフロップ側へ伝えないようにし、これによ
って、特にダイナミック動作時におけるアドレスバッフ
ァ回路の誤動作を防止するという上記目的を達成するも
のである。
にされたラッチ型のアドレスバッファを構成するフリッ
プフロップの前段のクロックド・インバータを制御用Ｍ
Ｏ８ＦＥＴが電源電圧端子側から見たときインバータを
構成する一対のＭＯＳＦＥＴの内側に来るように接続す
ることによって、クロックド・インバータの制御用ＭＯ
８ＦＥＴがオフされてラッチ動作に入ったとき、アドレ
ス入力が変化して入力段のインバータの出力レベルが変
動しても、カットオフされた上記制御用ＭＯ３ＦＥＴに
より、クロックド・インバータを構成するＭＯＳＦＥＴ
のゲートのカップリング容゛量を介して入って来るノイ
ズをフリップフロップ側へ伝えないようにし、これによ
って、特にダイナミック動作時におけるアドレスバッフ
ァ回路の誤動作を防止するという上記目的を達成するも
のである。
［実施例］
第２図は、この発明をスタティックカラム・モードを有
するダイナミックＲＡＭのアドレスバッファ回路に適用
した場合の一実施例を示す。
するダイナミックＲＡＭのアドレスバッファ回路に適用
した場合の一実施例を示す。
この実施例のアドレスバッファ回路は、特に制限されな
いが、ＣＭＯＳ型の回路に構成されている。アドレス入
力端子Ａｊに接続され、外部から供給されるアドレス信
号Ｙが入力される初段のインバータＩＮＶ、は、Ｐチャ
ンネル型ＭＯ５ＦＥＴＱ１と、Ｎチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２とによって構成されている。
いが、ＣＭＯＳ型の回路に構成されている。アドレス入
力端子Ａｊに接続され、外部から供給されるアドレス信
号Ｙが入力される初段のインバータＩＮＶ、は、Ｐチャ
ンネル型ＭＯ５ＦＥＴＱ１と、Ｎチャンネル型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２とによって構成されている。
この初段のＣＭＯＳインバータＩＮＶ１の出力ノードＮ
、は、次段のクロックド・インバータエＮｖ２を構成す
るＰチャンネル型ＭＯ８ＦＥＴＱ４とＮチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６のゲート端子に接続されて
いる。そして、ＭＯ８ＦＥＴＱ４のドレインは電源電圧
Ｖｃｃに接続され、ＭＯ８ＦＥ Ｔ Ｑ ５のソースは
グランドのような回路の接地電位Ｖｓｓに接続されてい
る。また、上記ＭＯ３ＦＥＴＱ４とＱ５のドレイン間に
は、制御用のＰチャンネル型スイッチＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３とＮチャンネル型スイッチＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ６が直列に接続されている。このスイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とＱ６のゲートは、制御
信号ＣＡＢとＣＡＢが印加される。つまり、第１図に示
されているアドレスバッフアトハ、インバータ用ＭＯ８
ＦＥＴＱ４ 、Ｑ６とスイッチＭＯＳ Ｆ’Ｅ ＴＱｓ
、 Ｑ６の接続関係が逆になっている。
、は、次段のクロックド・インバータエＮｖ２を構成す
るＰチャンネル型ＭＯ８ＦＥＴＱ４とＮチャンネル型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ６のゲート端子に接続されて
いる。そして、ＭＯ８ＦＥＴＱ４のドレインは電源電圧
Ｖｃｃに接続され、ＭＯ８ＦＥ Ｔ Ｑ ５のソースは
グランドのような回路の接地電位Ｖｓｓに接続されてい
る。また、上記ＭＯ３ＦＥＴＱ４とＱ５のドレイン間に
は、制御用のＰチャンネル型スイッチＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ ３とＮチャンネル型スイッチＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ６が直列に接続されている。このスイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とＱ６のゲートは、制御
信号ＣＡＢとＣＡＢが印加される。つまり、第１図に示
されているアドレスバッフアトハ、インバータ用ＭＯ８
ＦＥＴＱ４ 、Ｑ６とスイッチＭＯＳ Ｆ’Ｅ ＴＱｓ
、 Ｑ６の接続関係が逆になっている。
特に制限されないが、上記クロックド・インバータＩＮ
ｖ２の後段のインバータＩＮｖ３以降の構成は、第１図
のものと同様にされている。すなわち、クロックド・イ
ンバータＩＮｖ２の出力ノードＮ２には、Ｐチャンネル
型ＭＯ８ＦＥＴＱ７とＮチャンネル型ＭＯ８ＦＥＴＱａ
とからなるＣＭＯＳインバータＩＮＶ３と、コＩ７）Ｃ
ＭＯＳインバータＩＮＶ３の出力をゲートに受けてＣＭ
ＯＳインバータ■Ｎｖ３の入力側に帰還をかけるＣＭｏ
５型クロツクドインバータＩＮＶ４とによって構成され
たフリップフロップＦＦが接続されている。
ｖ２の後段のインバータＩＮｖ３以降の構成は、第１図
のものと同様にされている。すなわち、クロックド・イ
ンバータＩＮｖ２の出力ノードＮ２には、Ｐチャンネル
型ＭＯ８ＦＥＴＱ７とＮチャンネル型ＭＯ８ＦＥＴＱａ
とからなるＣＭＯＳインバータＩＮＶ３と、コＩ７）Ｃ
ＭＯＳインバータＩＮＶ３の出力をゲートに受けてＣＭ
ＯＳインバータ■Ｎｖ３の入力側に帰還をかけるＣＭｏ
５型クロツクドインバータＩＮＶ４とによって構成され
たフリップフロップＦＦが接続されている。
上記ＣＭＯＳインバータＩＮＶ４は、特に制限されない
が、インバータ用のＭＯ８ＦＥＴＱ＋ ｏ 。
が、インバータ用のＭＯ８ＦＥＴＱ＋ ｏ 。
Ｑｌｌと制御用スイッチＭＯ３ＦＥＴＱ４ 、Ｑ１２と
から構成されている。このうち、ＭＯＳＦＥＴ Ｑ ９
とＱ１０がＰチャンネル型に、またＭＯ３ＦＥＴＱ１１
とＱ１２がＮチャンネル型に形成されている。フリップ
フロップＦＦは、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのゲートに前記制御信号ＣＡＢが印加され、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ １□のゲートに制御信号ＣＡ
Ｂが印加されることによってラッチ動作を行なうように
されている。
から構成されている。このうち、ＭＯＳＦＥＴ Ｑ ９
とＱ１０がＰチャンネル型に、またＭＯ３ＦＥＴＱ１１
とＱ１２がＮチャンネル型に形成されている。フリップ
フロップＦＦは、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓのゲートに前記制御信号ＣＡＢが印加され、Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ １□のゲートに制御信号ＣＡ
Ｂが印加されることによってラッチ動作を行なうように
されている。
」−記インバータＩＮ■３の出力ノードＮ３に出力段の
ＣＭＯＳインバータ■Ｎｖ５が接続され、こＵ）出力用
インバータＩＮＶ５からアドレスバッファ出力５が、図
示しないデコーダ回路に出力されるとともに、上記イン
バータエＮｖ３の出力ノードＮ３からアドレスバッファ
出力ａｉが取り出されてデコーダ回路に供給されるよう
にされている。
ＣＭＯＳインバータ■Ｎｖ５が接続され、こＵ）出力用
インバータＩＮＶ５からアドレスバッファ出力５が、図
示しないデコーダ回路に出力されるとともに、上記イン
バータエＮｖ３の出力ノードＮ３からアドレスバッファ
出力ａｉが取り出されてデコーダ回路に供給されるよう
にされている。
なお、この実施例では、特に制限されないが、フリップ
フロップを構成するクロックド・インバ−タＩＮＶ４が
、前記クロックド・インバータ■Ｎｖ２とは逆に、制御
用スイッチＭＯ５ＦＥＴＱ９とＱ１０のソース、ドレイ
ンがそれぞれ電源電圧ＶＣＣと接地電位ＧＮＤに接続さ
れ、これらのスイッチＭＯ８ＦＥＴＱ９とＯ１２との間
にインバータラ構成す７１ Ｍ ＯＳ Ｆ Ｅ ’Ｊ”
Ｑ １０とＱｌｌが直列に接続されている。
フロップを構成するクロックド・インバ−タＩＮＶ４が
、前記クロックド・インバータ■Ｎｖ２とは逆に、制御
用スイッチＭＯ５ＦＥＴＱ９とＱ１０のソース、ドレイ
ンがそれぞれ電源電圧ＶＣＣと接地電位ＧＮＤに接続さ
れ、これらのスイッチＭＯ８ＦＥＴＱ９とＯ１２との間
にインバータラ構成す７１ Ｍ ＯＳ Ｆ Ｅ ’Ｊ”
Ｑ １０とＱｌｌが直列に接続されている。
上記実施例においては、ライトイネーブル信号ＷＥとＣ
ＡＳ等によってアドレスバッファ回路の制御信号ＣＡＢ
が形成され、クロックド・インバータ■Ｎｖｚと■Ｎｖ
４を構成する制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｅとＱ９のゲートに印加されるとともに、インバータ
ＴＮＶ６によってＣＡＢ信号の反転信号ＣＡＢが形成さ
れて、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３と
Ｏ１２のゲートに印加されるようになっている。
ＡＳ等によってアドレスバッファ回路の制御信号ＣＡＢ
が形成され、クロックド・インバータ■Ｎｖｚと■Ｎｖ
４を構成する制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｅとＱ９のゲートに印加されるとともに、インバータ
ＴＮＶ６によってＣＡＢ信号の反転信号ＣＡＢが形成さ
れて、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３と
Ｏ１２のゲートに印加されるようになっている。
例えば、データ読出し時には、第３図に示すようにライ
トイネーブル信号ＷＥがハイレベルにされることに応じ
て、制御信号ＣＡＢはハイレベル（ＣＡＢ信号はロウレ
ベル）に固定される。このとき、クロックド・インバー
タ■Ｎｖ２は、それにおけるスイッチＭＯＳ Ｆ Ｅ
ＴＱ３ 、 Ｏ６がオン状態にされるので動作状態にさ
れる。このときクロックド・インバータ■Ｎｖ４はそれ
におけるスイッチＭＯ３ＦＥＴＱ９ 、Ｑｔ ２がオフ
状態にされるので非動作状態にされる。従って、データ
読出し時に、ＲＡＳ信号の立下がりに同期して行アドレ
ス信号Ｘが、図示しない行アドレスバッファに取り込ま
れてから、列アドレス信号Ｙ １ ＋Ｙ２ ｒＹ３．・
・・・が順次上記実施例のアドレスバッファ回路の入力
端子Ａｉに入って来ると、アドレスバッファ回路はスタ
ティックに動作して、アドレス人力ｙ、、’ｙ２．・・
・・の変化に応じて次々と内部アドレス信号ａｉ、ａｉ
を形成し出力する。この間、ＣＡＳ信号は先頭アドレス
人力Ｙ１の取り込みの際に、一旦ロウレベルに立ち下げ
られると、あとはロウレベルのままでも、」ニル己アド
レスバッファのスタティック動作により、内部アドレス
信号ａｉ、ａｉが形成される。
トイネーブル信号ＷＥがハイレベルにされることに応じ
て、制御信号ＣＡＢはハイレベル（ＣＡＢ信号はロウレ
ベル）に固定される。このとき、クロックド・インバー
タ■Ｎｖ２は、それにおけるスイッチＭＯＳ Ｆ Ｅ
ＴＱ３ 、 Ｏ６がオン状態にされるので動作状態にさ
れる。このときクロックド・インバータ■Ｎｖ４はそれ
におけるスイッチＭＯ３ＦＥＴＱ９ 、Ｑｔ ２がオフ
状態にされるので非動作状態にされる。従って、データ
読出し時に、ＲＡＳ信号の立下がりに同期して行アドレ
ス信号Ｘが、図示しない行アドレスバッファに取り込ま
れてから、列アドレス信号Ｙ １ ＋Ｙ２ ｒＹ３．・
・・・が順次上記実施例のアドレスバッファ回路の入力
端子Ａｉに入って来ると、アドレスバッファ回路はスタ
ティックに動作して、アドレス人力ｙ、、’ｙ２．・・
・・の変化に応じて次々と内部アドレス信号ａｉ、ａｉ
を形成し出力する。この間、ＣＡＳ信号は先頭アドレス
人力Ｙ１の取り込みの際に、一旦ロウレベルに立ち下げ
られると、あとはロウレベルのままでも、」ニル己アド
レスバッファのスタティック動作により、内部アドレス
信号ａｉ、ａｉが形成される。
一方、データ書込み時には、第４図に示すようにｄτ】
信号が立ち下がってから、ライ１〜イネーブル信号Ｗ１
が立下がりと立上がりを繰り返えすど、これに応じてＣ
ＡＢ信号がこれよりも少し遅れて立下がりと立」二がり
を来り返えす。そのため、Ｃ，ＡＢ倍信号立下がり（Ｃ
ＡＢ信号の立上がり）に同期して、クロックド・インバ
ータＩＮＶ２におけるスイッチＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓとＯ６がオンからオフへ切り換えられる。これに
よって、インバータＩＮＶ２の出力ノードＮ２は、初段
のインバータＩ ＮＶ、から切り離される。そのとき入
力されていたアドレスは、スイッチＭＯ８ＦＥＴＱ９
。
信号が立ち下がってから、ライ１〜イネーブル信号Ｗ１
が立下がりと立上がりを繰り返えすど、これに応じてＣ
ＡＢ信号がこれよりも少し遅れて立下がりと立」二がり
を来り返えす。そのため、Ｃ，ＡＢ倍信号立下がり（Ｃ
ＡＢ信号の立上がり）に同期して、クロックド・インバ
ータＩＮＶ２におけるスイッチＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓとＯ６がオンからオフへ切り換えられる。これに
よって、インバータＩＮＶ２の出力ノードＮ２は、初段
のインバータＩ ＮＶ、から切り離される。そのとき入
力されていたアドレスは、スイッチＭＯ８ＦＥＴＱ９
。
Ｏ１２がオン状態にされるので次段のフリップフロップ
ＦＦによってラッチされる。
ＦＦによってラッチされる。
従って、制御信号ＣＡＢがロウレベルにされている間に
アドレス人力Ｙが変化しても、アドレスバッファの出力
ａ ｉ 、 ’ａ ｉは変化せず、その後制御信号ＣＡ
Ｂがハイレベルに変化されて、クロックド・インバータ
Ｉ Ｎ Ｖ Ｚ内のスイッチＭＯ５ＦＥ Ｔ Ｑ ３と
Ｏ６がオンされると、初段インバータＩ Ｎ Ｖ １の
出力信号をブリップフロップＦＦに伝え、次のＣＡＢ信
号の立下がりに同期して再びそのとき入力されているア
ドレス信号をラッチする。
アドレス人力Ｙが変化しても、アドレスバッファの出力
ａ ｉ 、 ’ａ ｉは変化せず、その後制御信号ＣＡ
Ｂがハイレベルに変化されて、クロックド・インバータ
Ｉ Ｎ Ｖ Ｚ内のスイッチＭＯ５ＦＥ Ｔ Ｑ ３と
Ｏ６がオンされると、初段インバータＩ Ｎ Ｖ １の
出力信号をブリップフロップＦＦに伝え、次のＣＡＢ信
号の立下がりに同期して再びそのとき入力されているア
ドレス信号をラッチする。
このように、上記アドレスバッファ回路は、書込み時に
はＣＡＢ信号およびＣＡＢ信号によってダイナミックに
動作して内部アドレス信号を形成し、出力する。しかも
、上記実施例では、クロックド・インバータ用Ｎｖ２の
スイッチＭＯ８ＦＥＴ Ｑ ａとＯ６がオフされてアド
レスをラッチしている間に、アドレス入力が変化して初
段インバータＩＮＶ１の出力ノードＮ、のレベルが変動
しても、ノイズがクロックド・インバータＩＮＶ２の出
力ノード側に伝わりにくくなる。
はＣＡＢ信号およびＣＡＢ信号によってダイナミックに
動作して内部アドレス信号を形成し、出力する。しかも
、上記実施例では、クロックド・インバータ用Ｎｖ２の
スイッチＭＯ８ＦＥＴ Ｑ ａとＯ６がオフされてアド
レスをラッチしている間に、アドレス入力が変化して初
段インバータＩＮＶ１の出力ノードＮ、のレベルが変動
しても、ノイズがクロックド・インバータＩＮＶ２の出
力ノード側に伝わりにくくなる。
つまり、第１図に示すような回路形式のクロックド・イ
ンバータを有するアドレスバッファでは、前述したよう
に、スイッチＭ Ｏ８Ｆ Ｅ Ｔ Ｑ ３とＯ６がオフ
されていても、初段ＣＭＯＳインバータＩＮＶＩの出力
ノードＮ１のレベルがアドレス入力の変化に伴なって急
に大きく変動すると、インバータ用Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ４とＯ５のゲートのカップリング容量を介して
、ノードＮ２の電位が変動され易いが、上記実施例のよ
うな回路形式によれば、初段インバータＩＮＶ、の出力
信号を受けるＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４とＱｓのゲ
ートのカップリング容量を介して、スイッチＭＯ’５Ｆ
ＥＴＱ３ 、Ｑｅとの接続側の電位が変化されても、ス
イッチＭＯ８Ｆ Ｅ ＴＱ３ 、 Ｑｅがオフ状態にさ
れているため、電位変動がノードＮ２側へ伝わらなくな
る。その結果、ノードＮ２の電位が次段のインバータＩ
Ｎｖ３のしきい値電圧を越えて回路が誤動作するような
ことが防止されるとともに、回路の動作マージンが向上
される。
ンバータを有するアドレスバッファでは、前述したよう
に、スイッチＭ Ｏ８Ｆ Ｅ Ｔ Ｑ ３とＯ６がオフ
されていても、初段ＣＭＯＳインバータＩＮＶＩの出力
ノードＮ１のレベルがアドレス入力の変化に伴なって急
に大きく変動すると、インバータ用Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｑ ４とＯ５のゲートのカップリング容量を介して
、ノードＮ２の電位が変動され易いが、上記実施例のよ
うな回路形式によれば、初段インバータＩＮＶ、の出力
信号を受けるＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ４とＱｓのゲ
ートのカップリング容量を介して、スイッチＭＯ’５Ｆ
ＥＴＱ３ 、Ｑｅとの接続側の電位が変化されても、ス
イッチＭＯ８Ｆ Ｅ ＴＱ３ 、 Ｑｅがオフ状態にさ
れているため、電位変動がノードＮ２側へ伝わらなくな
る。その結果、ノードＮ２の電位が次段のインバータＩ
Ｎｖ３のしきい値電圧を越えて回路が誤動作するような
ことが防止されるとともに、回路の動作マージンが向上
される。
なお、上記実施例のように、第１図におけるタロックト
°゛インバータの制御用スイッチＭＯ８ＦＥＴＱ３．Ｑ
６とインバー’ｌ 用ＭＯＳ Ｆ Ｅ ＴＱ４ 。
°゛インバータの制御用スイッチＭＯ８ＦＥＴＱ３．Ｑ
６とインバー’ｌ 用ＭＯＳ Ｆ Ｅ ＴＱ４ 。
Ｑｓを入れ換えたような接続にした場合、今度はＭＯ３
ＦＥＴＱ３とＱｅのゲートのカップリング容量を介して
制御信号ＣＡＢ、ＣＡＢの変化がノードＮ２に伝わって
ノイズが発生することも考えられる。ところが、制御信
号ＣＡＢ、ＣＡＢはメモリの内部において形成される信
号であるため。
ＦＥＴＱ３とＱｅのゲートのカップリング容量を介して
制御信号ＣＡＢ、ＣＡＢの変化がノードＮ２に伝わって
ノイズが発生することも考えられる。ところが、制御信
号ＣＡＢ、ＣＡＢはメモリの内部において形成される信
号であるため。
信号の立下がりの速度等をうまく設計してやればノイズ
を抑えてやることができる。
を抑えてやることができる。
つまり、第１図に示すような回路形式では、外部から供
給されるアドレス入力の変化によって、ノードＮ２にノ
イズが発生されるため、外部からどのようなアドレス入
力が入って来るか分からないので、それだけ予期しない
ノイズが誘起される危険性があるが、」１記実施例によ
ればクロックド・インバータＩＮＶ２に入って来る制御
信号ＣＡＢが内部で形成されるので、予め動作マージン
等の見積りがし易くなる。
給されるアドレス入力の変化によって、ノードＮ２にノ
イズが発生されるため、外部からどのようなアドレス入
力が入って来るか分からないので、それだけ予期しない
ノイズが誘起される危険性があるが、」１記実施例によ
ればクロックド・インバータＩＮＶ２に入って来る制御
信号ＣＡＢが内部で形成されるので、予め動作マージン
等の見積りがし易くなる。
なお、−上記実施例では、ＣＭＯ８回路により構成され
たアドレスバッファ回路に適用したものについて説明さ
れているが、この発明は、Ｎチャンネル型ＭＯ５ＦＥＴ
のみからなる同様なアドレスバッファ回路にも適用する
ことができる。
たアドレスバッファ回路に適用したものについて説明さ
れているが、この発明は、Ｎチャンネル型ＭＯ５ＦＥＴ
のみからなる同様なアドレスバッファ回路にも適用する
ことができる。
また、実施例ではフリッププロップＦＦを構成するクロ
ックド・インバータＩＮＶ４が、インバータＩＮＶ２と
は異なり、第１図のものと同様にＣＡＢ、σＷ１信号に
よって制御されるスイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
９とＱ１０の間にインバータ用のＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ １ ｏとＱｌｌが接続されるように構成されてい
るが、このインバータｉ Ｎ Ｖ ４はインバータＩ
Ｎ Ｖ ２と同じように、インバータ用のＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ １０とＱｌｌとの間に、制御用スイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９とＱ１２が接続されてな
る構成のものであってもよいことは勿論である。
ックド・インバータＩＮＶ４が、インバータＩＮＶ２と
は異なり、第１図のものと同様にＣＡＢ、σＷ１信号に
よって制御されるスイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
９とＱ１０の間にインバータ用のＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ １ ｏとＱｌｌが接続されるように構成されてい
るが、このインバータｉ Ｎ Ｖ ４はインバータＩ
Ｎ Ｖ ２と同じように、インバータ用のＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ １０とＱｌｌとの間に、制御用スイッチ
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ９とＱ１２が接続されてな
る構成のものであってもよいことは勿論である。
さらに、フリップフロップを構成するクロックド・イン
バータは、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
９とＱ１２を有しない通常のＣＭＯＳインバータであっ
てもよい。
バータは、制御用スイッチＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
９とＱ１２を有しない通常のＣＭＯＳインバータであっ
てもよい。
［効果］
スタティック動作とダイナミック動作が可能にされたラ
ッチ型のアドレスバッファを構成するフリップフロップ
の前段のクロックド・インバータを、制御用ＭＯＳＦＥ
Ｔが電源電圧端子側から見たとき、インバータを構成す
る一対のＭＯＳＦＥＴの内側に来るように接続したので
、クロックド・インバータの制御用ＭＯ３ＦＥＴがオフ
されてラッチ動作に入ったとき、アドレス入力が変化し
て入力段のインバータの出力レベルが変動しても、カッ
１〜オフされた上記制御用ＭＯ８ＦＥＴにより。
ッチ型のアドレスバッファを構成するフリップフロップ
の前段のクロックド・インバータを、制御用ＭＯＳＦＥ
Ｔが電源電圧端子側から見たとき、インバータを構成す
る一対のＭＯＳＦＥＴの内側に来るように接続したので
、クロックド・インバータの制御用ＭＯ３ＦＥＴがオフ
されてラッチ動作に入ったとき、アドレス入力が変化し
て入力段のインバータの出力レベルが変動しても、カッ
１〜オフされた上記制御用ＭＯ８ＦＥＴにより。
クロックド・インバータを構成するＭＯＳＦＥＴのゲー
トのカップリング容量を介して入って来るノイズが、フ
リップフロップ側へ伝わらなくなるという作用により、
ダイナミック動作時におけるアドレスバッファ回路の誤
動作が防ＩＦされ、動作マージンが向上するという効果
がある。
トのカップリング容量を介して入って来るノイズが、フ
リップフロップ側へ伝わらなくなるという作用により、
ダイナミック動作時におけるアドレスバッファ回路の誤
動作が防ＩＦされ、動作マージンが向上するという効果
がある。
以」二本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能で−あることはいうまでもない。例えば、上記実施例
では初段のインバータと、次段のクロックド・インバー
タとフリップフロップおよび出力段とによって構成され
ているが、このような構成に限定されるものでなく１種
々の変形例が考えられる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能で−あることはいうまでもない。例えば、上記実施例
では初段のインバータと、次段のクロックド・インバー
タとフリップフロップおよび出力段とによって構成され
ているが、このような構成に限定されるものでなく１種
々の変形例が考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティックカラム
・モードを有するダイナミックＲＡＭにおけるアドレス
バッファ回路に適用したものについて説明したが、それ
に限定されるものでなく、例えば書込み時はもちろん読
出し時にもご蕎信号の変化によって連続して行アドレス
信号を取り込んで１ペ一ジ分のデータの高速読出し書込
みを行なうようにされた高速ページ・モードを有するダ
イナミックＲＡＭのアドレスバッファ回路、さらにはス
タティック動作とダイナミック動作の両方の動作が可能
なアドレスバッファ回路を必要とするすべての半導体記
憶装置に利用できるものである。
をその背景となった利用分野であるスタティックカラム
・モードを有するダイナミックＲＡＭにおけるアドレス
バッファ回路に適用したものについて説明したが、それ
に限定されるものでなく、例えば書込み時はもちろん読
出し時にもご蕎信号の変化によって連続して行アドレス
信号を取り込んで１ペ一ジ分のデータの高速読出し書込
みを行なうようにされた高速ページ・モードを有するダ
イナミックＲＡＭのアドレスバッファ回路、さらにはス
タティック動作とダイナミック動作の両方の動作が可能
なアドレスバッファ回路を必要とするすべての半導体記
憶装置に利用できるものである。
第１図は、スタティックカラム・モードを有するダイナ
ミックＲＡＭにおけるアドレスバッファ回路の一例を示
す回路図、 第２図は、本発明に係るアドレスバッファ回路の一実施
例を示す回路図、 第３図は、そのアドレスバッファ回路を有するダイナミ
ックＲＡＭのデータ読出し時の各信号のタイミングを示
すタイミングチャー１−２第４図は、同じくそのデータ
書込み時のタイミングを示すタイミングチャートである
。 Ａｉ・・・・アドレス端子、ＩＮＶ、・・・・入力段（
初段インバータ）、ＩＮＶ２・・・・クロックド・イン
バータ、ＩＮＶ３・・・・インバータ、ＩＮＶ４・・・
・クロックド・インバータ、ＩＮＶｓ・・・・出力段（
出力インバータ）、ＦＦ・・・・ラッチ手段（フリップ
フロップ）−Ｑ３．Ｑｅ、Ｑ９゜Ｑ１２・・・・制御用
スイッチＭ ｏＳ、’Ｆ Ｅ Ｔ。 第 １ 図 第 ２ 図 ＦＦ 第 ３ 図 ＣＡＢ−−−−−−−−−−−−−−−−−−−第 ４
図 ＡＢ
ミックＲＡＭにおけるアドレスバッファ回路の一例を示
す回路図、 第２図は、本発明に係るアドレスバッファ回路の一実施
例を示す回路図、 第３図は、そのアドレスバッファ回路を有するダイナミ
ックＲＡＭのデータ読出し時の各信号のタイミングを示
すタイミングチャー１−２第４図は、同じくそのデータ
書込み時のタイミングを示すタイミングチャートである
。 Ａｉ・・・・アドレス端子、ＩＮＶ、・・・・入力段（
初段インバータ）、ＩＮＶ２・・・・クロックド・イン
バータ、ＩＮＶ３・・・・インバータ、ＩＮＶ４・・・
・クロックド・インバータ、ＩＮＶｓ・・・・出力段（
出力インバータ）、ＦＦ・・・・ラッチ手段（フリップ
フロップ）−Ｑ３．Ｑｅ、Ｑ９゜Ｑ１２・・・・制御用
スイッチＭ ｏＳ、’Ｆ Ｅ Ｔ。 第 １ 図 第 ２ 図 ＦＦ 第 ３ 図 ＣＡＢ−−−−−−−−−−−−−−−−−−−第 ４
図 ＡＢ
Claims (1)
- 【特許請求の範囲】 １、少なくとも、外部から供給されたアドレス信号が入
力される入力段と、この入力段の次段に接続されたクロ
ックド・インバータと、このクロックド・インバータの
次段に接続されたラッチ手段とからなるアドレスバッフ
ァ回路であって、上記クロックド・インバータを構成す
る一対の制御用スイッチ素子が、回路の電源電圧にそれ
ぞれ接続されたインバータを構成する素子の間に直列に
接続され、上記一対の制御用スイッチ素子の接続ノード
に次段のラッチ手段が接続されてなることを特徴とする
アドレスバッファ回路。 ２．４二記アドレスバッファ回路が、スタティックカラ
ム・モードを有するようにされたダイナミック型の随時
読出し書込み可能な半導体記憶装置の行アドレスバツフ
ア回路であって、上記制御用スイッチ素子への制御信号
によって、スタティック動作またはダイナミック動作が
行なわれるようにされてなることを特徴とする特許請求
の範囲第１項記載のアドレスバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100472A JPS60246091A (ja) | 1984-05-21 | 1984-05-21 | アドレスバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100472A JPS60246091A (ja) | 1984-05-21 | 1984-05-21 | アドレスバツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60246091A true JPS60246091A (ja) | 1985-12-05 |
| JPH0585995B2 JPH0585995B2 (ja) | 1993-12-09 |
Family
ID=14274849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100472A Granted JPS60246091A (ja) | 1984-05-21 | 1984-05-21 | アドレスバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246091A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812194A (ja) * | 1981-07-15 | 1983-01-24 | Oki Electric Ind Co Ltd | アドレス入力信号ラツチ回路 |
| JPS5829195A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 半導体メモリ |
-
1984
- 1984-05-21 JP JP59100472A patent/JPS60246091A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812194A (ja) * | 1981-07-15 | 1983-01-24 | Oki Electric Ind Co Ltd | アドレス入力信号ラツチ回路 |
| JPS5829195A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0585995B2 (ja) | 1993-12-09 |
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