JPS60247346A - 分散形プロセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１本の゛データ争／＼イウェイ”、同軸ケーブ
ルまたはこれと等価の手段によりデータ受信・送信場所
である多数の分布形個別“ドロップ（ｄｒｏｐ）”が接
続される工場用のプロセス制御システムに係わる。ドロ
ップはすべてハイウェイを介して相互に通信し、それぞ
れがオペレータ端末装置、データ取得装置またはその他
のプロセス制御設備などを含むことができる。各ドロッ
プはデータφハイウェイと交信するための第１マイクロ
プロセツサ、及び局部システム機能を行なうための単数
または複数の別設プロセ・ンサを含む。データ・ハイウ
ェイは混合モード方式で動作せしめられ、時分割多重デ
ータ伝送周期が“デモクラチック（ｄｅｍｏｃｒａｔｉ
Ｃ）”動作周・期に互いに挿入され、この動作周期にお
いて、すべてのドロップが必要に応じてデータΦハイウ
ェイにアクセスする。

種々の技術分野では、年々、工場での諸作業の制御が益
々複雑になりつつある。製鉄、炭化水素などの化学処理
、発電など自動制御の対象となり得る工業プロセスの種
類は多い。複雑さを増すと共にプロセス制御システムに
対する種々の新しい需要が生まれている。これらの需要
の例として、データ処理能力の向上、データ取得能力の
向上、所与のプロセスの動的変数の相互作用制御能力の
向上、応答時間の短縮などがある。これらの需要を満た
す際に熟練したオペレータにできるだけ頼らず、システ
ムをほとんど誤謬のない確実なシステムとして維持する
ことも望ましことは言うまでのない。制御すべき工場の
規模に応じて制御システムが°°成長パでき、この成長
が提供される制御動作の性質を制限しないように、拡充
可能なシステムであることも望ましい。また、ハードウ
ェアを変更することなく、即ち、マイクロコントローラ
手段の再プログラミングなどだけで多様の作業に対応で
きるような制御システムを提供することが望ましい。

更に、このような制御システムを提供する際、モジュー
ルとしての種々のプレパッケージ−ユニットからのシス
テム組立を容易にし、業種ごとの設計努力を極力軽減す
る手段を提供することも望ましい。

従来技術にあっては各種のプロセス制御システムが局部
データ取得及び制御装置とインターフェイスする中央ま
たは“上位”コンピュータを使用する。このようなアプ
ローチを回避し、従来なら上位コンピュータが提供した
情報をシステムの各種の物理的下位成分の場所において
提供することにより、これら下位成分のどれか１つが誤
動作してもシステムと全体の動作を停止させなくてもよ
いように構成することが望ましい。

プロセス制御システムから中央コンピュータを除かねば
ならない理由はいくつかある。

おそらく最も重要な理由は上記コンピュータを使用すれ
ば設置前にすでにシステムが限定され、従って、例えば
上記コンピュータと種々の被制御プロセスとの間の交信
関係の正確な構成が限定されてしまうことなる。当然の
ことながら、上記のようにあらかじめ限定する必要がな
く、モジュール方式であるシステムを提供するだけでな
く、特定の被制御プロセスの自動制御が必要になればそ
の時点で拡充可能なシステムを提供することも望ましい
。できることなら、システムを構成している各種サブシ
ステム間で種々のメツセージ伝送を可能にするような融
通性が必要であることはいうまでもない。例えば、プロ
セス制御システムにおいてプロセス重要ポイントにおけ
る圧力や温度のような変数値をほぼ連続的にモニターで
きることが必要である。どのようなデータ通信チャンネ
ルを使用するにしても、ある程度の情報量は時間外に伝
送できる。しかし、特に時間と共に成長するようなシス
テムにおいては、いくつかのプロセス変数値を常時モニ
ターしなければならないかをあらかじめ正確に決めるこ
とは不可能である。そこで、分布形プロセス制御システ
ムにおいていくつかの変数値は全システムを通して反復
伝送されるが、連続モニターを必要とする変数値ではな
い他のデータを時に応じて、例えばプロセッサから特に
要求された時にだけ伝送されるような通信方式を提供し
なければならない。オペレータ間の交信やプログラムを
取得部及び制御部にダウン・ロードする動作などのよう
な非定期的に必要となる機能を別の通信パスを設けずに
達成できることも必要である。

なお、分布形プロセス制御システムの各ドロップは特定
数の変数値だけを利用するとしても、システム中の任意
のドロップに、通常時にそのドロップが関心を持つかど
うかに関係なく、あるプロセス変数値に関し、必要に応
じて例えば限定値オーバー警告スティタスなどを通告で
きるようする手段を提供することも必要である。メツセ
ージを規定アドレスに伝送しなければならない中央制御
システムにおいてこれを達成するのは極めて困難であう
。

分布形プロセス制御システムの他の重要な　“属性とし
て、通信が簡単になる、即ち、複雑な結線または多重導
線を必要としない点がある。システム中のすべてのユニ
ットを接続するのに単一導線を使用し、既存のシステム
にこれに変更を加えずに別のユニットを追加できること
が好ましい。

分布形データ処理システムの各部を接続する種々の設計
のケーブルが知られている。典型的なケーブルは複数の
信号を同時に並列に搬送する扁平なマルチ・ワイヤー・
ケーブルである。単一シールド・ケーブルを使用し、こ
れによってビットを逐次伝送する例えば同軸ケーブルの
ようなシングルΦワイヤー結線も使用されている。簡単
であるという点でも、システムをノイズから保護する重
要な手段となる遮蔽効果を期待できる点でも後者の方が
好ましい。ただし、この種のケーブルの実効キャパシタ
ンスにより方形波データ・ビットが伝送中に“′丸くな
る”。従って、この“丸くなった″データ伝送信号を確
実に検知することにより、好ましくは複雑なエラー・チ
ェック装置が必要とならない極めて低いレベルまで誤り
率を低下させる手段を提供することが望ましい。

典型的な従来型相互接続プロセス制御システムにあって
は、上述のように多くの場合中央または上位コンピュー
タが使用されている。このようなコンピュータによって
行なわれる機能の１つは同期またはクロック信号を提供
することである。上述のように上位コンピュータを無く
してもシステムのタイミング制御は必要である。できれ
ばタイミング信号線を別設せず、また特殊なタイミング
信号復号装置やタイミング信号処理装置も使用せずに上
記タイミング制御を行なうことが望ましい。

分布形データ処理システムにおいて、システムの種々の
サブユニットを接続するために情報のための冗長パスを
設けることは公知である。典型的な例として、１本の結
線を第１パス、もう１本を第２パスとして設定すること
により、もし第１パスに故障が発見されれば第２パスを
動作させる。この方式にはいくつかの欠点がある。その
１つは第１パスに故障を発生させる事象の多くは第２パ
スにも故障を発生させる場合が多いから、この方式によ
ってなんらの保証も得られないということである。第２
の欠点として、第１パスに故障が発生するまでは、それ
以前にすでに故障していても第２パスがテストされない
。また、切換えの構成次第ではメツセージが切換え期間
に消えてしまうこともあり得る。当然のことながらこの
ような冗長伝送パスの方式を改良できるなら、それを実
現することが望ましい。

また、中継器や増幅器の使用を避けながら、しかもそれ
に伴なう信頼度や経済性の劣化を回避できるように単線
ケーブルで通信を行なうことが望ましい。

本発明の目的は、複数のプロセッサが各場所において、
ひとつは通信インターフェース用また別のひとつは局部
処理用として用いられるため、局部プロセッサが通信プ
ロセッサとは独立に動作出来、その動作が通信プロセッ
サに加わるいかなるタイミング条件による制約も受ける
必要のないシステムを提供することにある。

本発明は、広義には、それぞれの場所にある複数のプロ
セッサと、前記プロセッサを並列接続するデータ・ハイ
ウェイと、前記データ・ハイウェイへの前記プロセッサ
のアクセスを順次行なわせる回路とから成り、前記プロ
セッサの各々はアクセスする時に限りメツセージを前記
ハイウェイへ送信する回路と、前記プロセッサの場所で
局部的な制御動作に利用できるように他のプロセッサに
より前記ハイウェイへ送信された選択メツセージを記憶
する記憶回路とを有することを特徴とする分布形プロセ
ス制御システムを提供する。

本発明は上記目的を達成するとと共に上に列記したよう
な需要を満たすものである。本発明はデーターハイウェ
イを形成する単一同軸ケーブルまたはこれと等価のオプ
チカル會ファイ／へが、プロセスを制御する手段、プロ
セスに関する変数値またはプロセス中のパラメータを測
定する手段、オペレータまたはこれに代わるコンピュー
タ・システムとのインターフェースを提供する手段など
から成る個々のドロップを接続する分布形プロセス制御
システムを提供する。ドロップごとに複数のプロセッサ
が設けられている。一般的には１つのプロセッサがデー
ターハイウェイと交信し、残りのプロセッサが局部的に
必要な制御機能を行なう。これらのブロセー２すは共用
のデュアル・ボート式メモリを介して互いに交信する。

データ・ハイウェイは混合モードで使用され、一部の時
間にわたっては時分割多重（Ｔ　Ｄ　Ｍ、）方式で動作
し、この時間には連続モニターを必要とする変数値に関
するデータを各ドロップから他のドロップもアクセスで
きるデータ・ハイウェイにむかって逐次出力することが
できる。残りの時間にわたってハイウェイはいわゆる一
デモクラチック・モードで使用され、この時間にはどの
ドロップもデーターハイウェイにむかって追加のデータ
マタハメッセージを出力できる。いずれのモードおいて
もメツセージはすべてバスを介して伝送される。即ち、
すべてのドロップがデータ・ハイウェイを通るすべての
メツセージにアクセスできる。個々のメツセージはそ、
の内容に関する情報を含み、他のドロップｔｊ多くの場
合この情報を分析することにより、このデータを分析な
どのため各ドロップ専用のプロセッサ・メモリ中にコピ
ーするかしないかを決定する。いずれか１つのドロップ
によってデーターハイウェイに出力された各メツセージ
は次にバスにアクセスするドロップの所在を指示する“
記号″を含む。

本発明の他の構成要件として、上述のように１分布形プ
ロセス制御システムは混合モードで使用される。第１モ
ードではドロップを接続するケーブルが時分割多重（Ｔ
ＤＭ）方式で使用される。ｌｏｏミリセコンドごとに各
ドロップにタイム“スロット″１、（単数または複数）
を与えられ、このタイム・スロットにおいて各ドロップ
はバスにむかって情報を出力することができる。この詩
仙のいずれかのドロップが必要に応じてこの情報に取出
すことができる。当然のことながら、時分割多重方式の
動作だけでなく、バス自体の全体的な機能をも極めて確
実に同期化できるようにタイミング装置を設けることが
必須条件である。本発明の構成要件の１つとして、ドロ
ップの少なくとも１つはバスの時分割多重方式動作部分
のスロットにおて“システム拳タイム″を表わす信号を
データーハイウェイに対して出力する“タイムキーパ′
°ドロップである。タイムキーパを含めて各ドロップが
このシステム・タイムをコピーし、各ドロップ自体の動
作を同期化するためと、他のドロップとの交信を行なう
ためにこのシステム・タイムを利用する。本発明の特に
好ましい実施例ではタイムキーパ−ドロップが３つあり
、これらのドロップによって感知される２つの最も近似
した時間の平均がシステム・タイムとして利用される値
となる。この固定されたシステム・タイム基準の設定で
、クロック信号線などを別設しなくても時分割多重化を
行なうことができる。時間がデータとして扱われるから
、ある意味ではデータ伝送そのものが自己クロッキング
となる。

普通のデータと同じバス及び同じ態様でシステムタイミ
ング情報を提供することにより、システム、タイミング
データを受信するためのインターフェース手段を局部コ
ントローラに別設する必要がないから、システムの制御
が簡単になる。また、別の制御線も別設のタイミングユ
ニットも不要である。従って、システムタイミング情報
をデータ同様に扱うことにより、従来なら中央コンピュ
ータなどによって提供されるタイミング機能が局部ドロ
ップの機能に組込まれる。３つのタイムキーパ・ドロッ
プはまた、もしバスに動作シーケンスに関する誤りが発
生するとバスを再始動する。

以　下　余　白 ＴＤＭモードにおいて、ドロップは連続モニターを必要
とするプロセス変数値に関する所定のデータを出力し、
デモクラチック・モードにおいて、ドロップは他の、非
反復的に伝送されるデータ項目に関して問合わせを行な
うことができる。従って、システムのデータΦベース全
体をすべてのドロップが利用できる。即ち、どのドロッ
プでもすべてのデータ項目をアクセスし、コピーするこ
とができる。分布形データーベースに対するこの即時透
過形アクセスにより、本発明の分布形プロセス制御シス
テムはシステムの他の場所で発生するプロセス値を利用
する制御ループを任意のドロップにおいて実行すること
ができる−０また、この透過形データ拳ベースは普通な
ら単一の中央コンピュータによって行なわれる機能を多
数の独立ドロップに分布することを可能にする。各下ロ
ッゾは並列に動作し、中断されることなく割当てられた
機能に集中できるから、同時に他の事象が起こってもシ
ステムの性能が劣化することはない。デモクラチック・
モードにおいてデータ・ハイウェイを使用するＣＲＴ図
形表示更新、制御ループ処理、アラーム通告、経過デー
タ収集及び作業日誌のプリンティングなどの機能はすべ
て、工場が混乱状態にある時も定常の状態下と同様に迅
速に応答する。

好ましい実施例では各ドロップが少なくとも１００ミリ
セコンドごとにハイウェイにアクセスし、メツセージの
単位蟲別子のほかにこのドロップのメモリに記憶されて
いるプロセス値を放送することができる。他方、各ドロ
ップは関心のあるプロセス・ポイントに関する他のドロ
ップからの放送を聞き、必要に応じ、ハイウェイから取
出して各ドロップに属するメモリに記憶させる。すべて
のプロセス変数値は少なくとも毎秒１回放送されるが、
各ドロップは１００ミリセコンドに１回だけハイウェイ
にアクセスするから、ドロップはもし条件が許せば１０
０ミリセコンドに一度キープ争プロセス変数値を放送し
、更新することができる。好ましい実施例ではハイウェ
イの速度は２メガポーであるから、少なくとも毎秒１Ｏ
１０００ポイントのシステム放送速度が得られる。本発
明で利用される放送技術では、公知技術においてしばし
ば使用される送信及び確認メツセージに伴なう高いオー
　／＜−ヘラトモ、マスターまたはトラフィック・ディ
レクタに対する需要もなくなる。むしろ各ドロップが一
時的にマスターとして機能し、記号パス技術を利用して
シーケンス上次のドロップにハイウェイに対するアクセ
スを与える。最後に、各放送サイクルの終りに、各１０
０ミリセコンド・サイクルの残り部分を必要に応じて他
の通信、例えばプログラムのダウンローディング、各ポ
イントの英語記述の転送などに利用できる。

データ・ハイウェイを伝送されるデータには二相コーデ
ィング（ｂｉｐｈａｓｅ　ｃ。

ｄｉｎｇ）が利用され、好ましい実施例では各ドロップ
の位相ロックループ回路を利用して受信二相パルスを小
さい下位ユニットに分割し、これらの下位ユニットを重
み付き分析することにより、データ・ハイウェイ上のパ
ルスを正しく検知する。

本発明の構成要件の１つとして、各ローカル−ドロップ
とデータ・ハイウェイとの接続を成立させる通信インタ
ーフェース装置のいくつかを、データ中ハイウェイと同
様に冗長インターフェースとして設ける。通信インター
フェースはどちらもハイウェイ上のメツセージを探索し
、各メツセージに組込まれているエラー修正コードを分
析した結果、メツセージが正しく受信されたことが判明
すると連携の通信プロセッサにむかって°正しいメツセ
ージ受信″を表わす信号を送信する。その結果、プロセ
ッサは最初に“正しいメツセージ受信°′信号を提供す
る通信装置からメツセージを取出す。従って、通信装置
もデータ・ハイウェイも常時オン争うイン状態にあり、
主要及び従属通信装置などの切換えを行なわなくとも冗
長性が得られる。

以下、添付図面を参照して本発明の詳細な説明する。

目　次 １、システムの概要 ２、通信フォーマット ３、ドロップの概説 ４、メツセージのフォーマット ５、データの符号化及び復号 ６、クロック制御−概論 ７、データ・ハイウェイｅコントローラＡ、データ・ハ
イウェイ・プロセッサ（ＭＢＤ） Ｂ、データ・ハイウェイ通信カード（ＭＢＣ） Ｃ２共用メモリ（ＭＢＳ） ８、データ拳ハイウェイ・プロセッサの動作Ａ　、ＴＤ
Ｍモード−メツセージの発生Ｂ、デモクラチック・モー
ド・メツセージの発生 Ｃ０受信メンセージの整理 ９、クロック制御−詳論 １０、パスの割当て １１、制御フィールド １２、アラーム拳ハンドリング １３、共用メモリの構成 １、システムの概要 上述のように、本発明の主要目的は単一のデータ・ハイ
ウェイが各種入／出力端末装置、データ取得部、制御装
置、記録保持装置、エラー及びアラーム表示器、及び他
のデータ処理システムとの交信手段をすべて接続する分
布形プロセス制御システムを提供することにある。第１
図は本発明に基づくこのようなシステムの概観を示す、
単一データ・ハイウェイ１０が例えばプロセス制御装置
１２．入／出力端末装置１４、センサ１６、制御表示装
置１８などのような各種入／出力装置を接続している。

詳しくは後述するように本発明では、データ・ハイウェ
イ１０に対する各種入出力を゛ドロップ″と呼称する。

すべてのドロップは必ずしもそのすべてがデータ・ノ＼
イウェイの同じ性質を利用するわけではないがほぼ全く
同じ態様でデータ昏ハイウェイと相互作用する。従って
、本発明・のシステムをモジュール方式のシステムと考
えることができる。即ち、種類１個数を問わず任意にド
ロップを追加できるからである。好ましい実施例では２
５４個までの異なったドロップを使用できる。これらの
ドロップはいずれもシステムの全データ・ベースにアク
セスし、このデーターベースは各ドロップに属するメモ
リにコピーまたは記憶され、各ドロップは必要に応じて
相互に交信することもできる。これにより最大限の融通
性が得られ、単一中央コンピュータの使用を避けること
ができる。上述のように、このことは種々の理由から望
ましいことであり、中央コンピュータが故障すればシス
テム全体が動作停止となるのに対し、たとえドロップ１
つまたは２つ以上が故障してもシステムがその動作を継
続できるのも理由の１つである。すべてのドロップが相
互に交信できるから、システム各部が種々の制御ループ
などに対して入出力を提供することができる。また、以
下に述べるハイウェイの混合モード使用により、従来な
ら中央コンピュータの機能であったプログラム・ダウン
ロード、スティタス信号形成などを操作者端末　□装置
として構成されたドロップにより、システム機能を中断
することな〈実施することができる。完全な“データ透
過性″が達成される。即ち、各プロセッサが他のドロッ
プのメモリを°′探索”することにより中央メモリの必
要性が解消され、操作者の希望に応じて構成できる極め
て迅速な陰極線管表示が得られ、プログラム語の選択に
融通性を与えることができる。

第２図は本発明の分布形プロセス制御システムの一部を
示す詳細図である。種々の機能を行なうように構成され
た複数のドロップがデータ・ハイウェイ１０によって接
続されている。各ドロップはこれらの機能を行なうため
のプロセッサを含む。猶ここにいうプロセッサとはドロ
ップ場所におけるハードウェア及びソフトウェアを指し
、適当な手段を介してハイウェイと接続している。プロ
セッサは例えばデータ取得及び制御機能を果たし、制御
下にある工場内各種プロセスとインターフェース（２２
）する分布形プロセッシング・ユニット２０を含むこと
ができる。パッチ・プロセッシング・ユニット２４も使
用できる。オペレータ用アラーム・コンソール２６はオ
ペレータのための陰極線管による制御表示／アラーム・
コンソールとして働く。オペレータ用アラーム・コンソ
ールの機能を提供すると共に必要に応じてシステムをプ
ログラムするためにエンジニア用コンソール２８を利用
することができる。生産中に発生する情報を記録するデ
ータ自動記録器３０も設置することができる。このデー
タを記録するのに作業経過記憶・検索手段３２を利用す
ることができる。ドロップの１つは例えば工場の作業を
最適条件にするに必要な特殊な計算を計算機機能３４を
も含むことができる。１つのドロップを他のコンピュー
タに対するインターフェースを行なう″ゲートウェイ°
′３６どして構成し、電話線を介して遠隔場所４０への
インターフェイスを行う別のインターフェース・ユニッ
ト３８を設けてもよい。プログラム可能コントローラ・
マスク４６もドロップの１つとして図示しである。これ
は種々のプログラム可能コントローラ４６を接続できる
別の／ヘスであるプログラム可能コントローラ・ハイウ
ェイ４４とのインターフー−スを提供する。前記プログ
ラム可能コントローラ４６はプロセス入／出力パス４８
を介して他のプログラム可能コントローラ５０と接続で
きる。従って、種々の異なる多数のコントローラをすべ
て１つのドロップとインターフェースさせることにより
データ・ハイウェイ１０上のアクセス・スポットを不要
に“し、ドロップ構成に完全な融通性を与えることがで
きる。各ドロップをシステムの全体的な構成に適合する
だけでなく個々のドロップの目的にも適合するように構
成できる。

第３図は本発明のシステムの構成要素である３組のハー
ドウェアの詳細図である。データ・ハイウェイ１０には
データ・ハイウェイ・コントローラ（ＤＨＣ）サブシス
テム５２が接続している。このサブシステムはすべて。

のドロップに共通であり、共用メモリ、直並列及び並直
列データ変換のための変調器／復調器（Ｍｏｄｅｍ）、
及び好ましい実施例の場合はカスタム拳ビット舎スライ
ス・マイクロプロセッサであるデータ・ベース・ハイウ
ェイ・プロセッサから成る。共用メモリはデュアル・ポ
ート・メモリであり、データ・ハイウェイ・プロセッサ
と（後述の）機能プロセッサ５４との間のインターフェ
ースを形成する。機能プロセッサは特定ドロップと連携
の特定の仕事を行なう。機能プロセッサは単数または複
数のチップを有する市販のマイクロフロセッサから成る
。ここにいうマイクロプロセッサとは単数のチップまた
は相互接続されたチップ、及び連携のメモリを指し、従
って、公知の態様のマイクロプロセッサ・システムを含
む。

機能プロセッサ５４はＤＨＣを介して本発明の分布形プ
ロセス制御システムの残り部分と透過形通信を行う。共
用メモリとの間で転送されるすべてのデータはその起点
に関係なく機能プロセッサにとってはその内部データ・
ベースの一部と考えられる。データ・ハイウェイを介し
て他のドロップにデータが供給される好ましい実施例で
は、データ・ハイウェイ・コントローラが各データ−メ
ッセージを記憶されている表と比較することにより、連
携の機能プロセッサがこのデータを必要とするかどうか
を判定する。もし必要とするなら、このメツセージがド
ロップの共用メモリ中に記憶またはコピーされる。従っ
て、機能プロセッサはこのような通信の仕事を免除され
、データやハイウェイ拳プロセッサと共用するメモリを
メモリとして使用して本来の制御作用に集中できる。２
つのプロセッサを共用メモリと併用することによりデー
タ・／＼イウェイφインターフェースが著しく簡略化さ
れ、しかも機能プロセッサに局部的処理能力が付加され
る。

機能プロセッサ５４はオペレータ入／出力端末装置５６
による人／機械インターフェース、及びプロセス入／出
力装置５８によるあらゆる形式のデータ取得及び制御処
理などのような、ドロップと連携の特定機能を行なう。

機能プロセッサは共用メモリからデータを得てこれを記
憶し、必要に応じて他の／＼−ド′ウェア、例えばマス
・メモリ・プロセス入／出力及び周辺装置などとの交信
がデータ・／＼イウェイ・プロセッサによって行なわれ
るから、機能プロセッサが通信の仕事を免除される。

入／出力インターフェース５８は制御下にある工場内の
種々のプロセスとの交信を可能にする。この構成ではオ
ペレータ・コンソール表示器５６のほか、あらゆる形式
のプロセス・コントローラ装置のような各種入／出力装
置を利用できる。

２、通信フォーマット 次の手段の理解を容易にするため、本発明で使用される
通信フォーマットを簡単に説明する。データ・ハイウェ
イ壷バスを介して行なわれる通信は各ドロップにおける
データ・ハイウェイ番コントローラによって制御される
。通信はプロセス會データの定期放送によって行なわれ
るだけでなく、いずれか１つのドロップによるリクエス
トに呼応して行なわれる。好ましい実施例では、システ
ムは反復及び非反復伝送モードから成る混合モード通信
方式に従って動作する。各１００ミリセコンド通信サイ
クルの第１反復部分ではシステムが時分割多重（ＴＤＭ
）方式で使用され、この方式では各ドロップが少なくと
も１つのタイム“スロット″を有し、このタイム雫スロ
ットにおいてドロップはデータ脅ノ＼イウエイにメツセ
ージを出力する。他のすべてのドロップはメツセージか
ら必要なデータを選択することができる。各１００ミリ
セコンド・インターバルの後半、即ち、非反復部分であ
る“デモクラチック”′モードにおいて、／＼、イウェ
イは他のメツセージ、例えば、他のドロップからの特定
データ・リクエストなどに利用することができる。具体
的には、（好ましい実施例の場合、２５４まで設置可能
な）各ドロップがｌＯＯミリセコンドごとにハイウェイ
にアクセスし、該当のメツセージ識別子及びスティタス
情報と共に、共用メモリに記憶されているプ″ロセス値
を放送することができる。放送中でなく各ドロップは他
のドロップによる放送を聞き、関心のあるポイントを選
択し、これをハイウェイから取出して共用メモリに記憶
させる。

各定期放送が終わると、各１００メリセコンドのタイム
・スライスの残り時間が必要に応じて他の通信、例えば
プログラムのダウンロード、ポイントの英語記述の転送
などに利用される。ドロップはまた必要に応じ、特定の
データ・リクエストを送信すると共に他のドロップから
の特定のデータ・リクエストに応答する。

実際には少なくとも毎秒１回はすべてのプロセス変数値
が放送されるが、各ドロップはＺＯＯミリセコンドごと
にハイウェイにアクセスするから、条件が許すなら、各
ドロップは１００ミリセコンドに１回はキー・プロセス
・ポイントに関するデータを放送し、交信することがで
きる。データ令ハイウェイは少なくとも毎秒１０，００
０プロセス・ポイントのシステム放送速度を可能にする
転送速度を有する。本発明の実施に利用される放送技術
はマスターまたはトラフィック・ディレクタの必要を解
消すると共に、システム中の起点に確認が返送される従
来の送信／確認方式につきものの高いオーバヘッドをも
解消する。本発明システムではドロップに、そのメツセ
ージが受信されたとの確認を返送しない。

即ち、必要に応じて他のドロップが取出せるように情報
をハイウェイに出力するだけである。各ドロップは一時
的にマスターとして働き、その伝送中に、次にハイウェ
イにアクセスするドロップを指示する記号を含む。

ドロップのデータ・ベースを形成する場合、データ・ポ
イントの英語記述、アラーム・リミットなどのようなデ
ータ・ベース情報を決定し、プロセス値が得られるかま
たは計算される同しドロップのメモリに記憶させる。

このようにしてシステムのデータ拳ベースがプロセス・
システムと同様に多くのドロップに分布される。混合モ
ード放送通信手段により、ハイウェイに接続するどのド
ロップもシステム中の任意の場所に存在するいかなるプ
ロセス・データにも、あたかもローカル・データ・ベー
スの一部であるかのようにアクセスすることができる。

従ってデータ・ハイウェイは本質的にはシステムに属す
るすべてのドロップが利用できる分布形の全体的データ
・ベースとして働き、通信システムの速度及び構成上、
この全体的データーベースは常に新しく、１秒以上古く
なることはあり得ない分布された全体的データ・ベース
に対する各ドロップのこのような透過形アクセスは制御
ループが他のドロップによって形成または計算されるプ
ロセス値を使用して１つのドロップで動作できることを
意味する。また、全体的なデータ・ベースに対する透過
形アクセスは通常なら１つのプロセッサにおいて行なわ
れるように制約される機能をハイウェイの任意の場所に
分布することを可能にし、これは物理的に大きくかつ複
雑なシステムでは極めて有利な要件であり、既存システ
ムに変更を加えたり、その性能を劣化させたりすること
なく既存のシステムにドロップを追加してその性能を増
大することを可能にする要件である。例えば計算器、経
過メモリ、データ取得ドロップを追加することができる
。追加ドロップからの放送を受入れるかまたは無視する
ように各機能プロセッサをプログラムできるから、既存
ドロップの動作に影響を及ぼすことなく、必要に応じて
ドロップを追加できる。同様に、残りのドロップの動作
を混乱させずにドロップを取除くことができる。

いかなるプロセス・システムでもその重要な機能、例え
ば工場全体の最適化、経過データの記憶及び検索、及び
全工場規模の経過記録などには全体的データーベースに
対するアクセスが必要である。従来このような機能はハ
イウェイから定期的に工場データを取得し、これらの全
工場規模のプログラムによって利用されるように自己内
部でデータ・ベースを形成する中央コンピュータを利用
することによって行なわれた。このようなアプローチの
大きい欠点は、中央コンピュータが多くの機能を同時に
提供しなければならないため。

このコンピュータの能力が飽和状態に陥ることである。

例えば、従来のオペレータ端末装置はシステム全体のデ
ータ拳ベースにアクセスする必要があり、従って、全体
的データ拳ベースが記憶されている主要メモリに対して
アクセスする上位コンピュータに取付けられた周辺装置
として構成された。本発明ではどのドロップでも全体的
なデータ・ベースに透過形アクセスできるから、従来な
ら中央コンピュータを必要とした機能を多数のドロップ
に分布することができ、中央コンピュータの機能を分布
形コンピュータ・システムにょって遂行することができ
る。第１ドロツプを経過データ記憶及び検索用に構成し
、第２ドロツプを工場最適化用の計算器として構成し、
第３ドロツプを従来なら中央コンピュータを必要とした
その他の機能を提供する自動記録器として構成すること
ができる。システムの利用度が高まり、中央コンピュー
タに伴なう性能劣化が解消されることは明らかに利点で
ある。また、ハイアラーキ制御方式などのインターフェ
ース構成上、中央コンピュータが必要なら、“ゲート・
ウェイ″ドロ・ンブによって容易に間に合わせることが
できる。最後に、本発明によって提供される通信の透過
性に鑑み、システムに追加ドロップを接続することは容
易である。

以　下　余　白 好ましい実施例では、中継器を介在させずに長さ６ｋｍ
に及ぶデータ・ハイウェイを形成する同軸ケーブルに２
５４個までのドロップを接続できる。別の実施例では６
４個までのドロップを支持できるオブチック会ファイバ
から成るハイウェイを採用する。当業者なら容易に理解
できるように、オプチック・ファイバ・ケーブルは通常
−の同軸ケーブルよりもはるかに優れた低ノイズ特性を
有し、このことは成る種の工場に用いる用途として有意
義な特性と成り得る。この種のシステムは実際のノイズ
及び時間遅延のファクターによって容量を決定されるが
、本発明のシステム及び方法は公知のエンジニアリング
上の制約によってもに拘束される。また、データ取得及
び局部制御機能を単一ドロップに一体化することにより
、いずれか一方の機能だけを行なうシステムが多くの場
合必要とするセンサの二重化が回避される。単一ドロッ
プの機能はまた、例えば先ずデータ取得から始め、次い
で制御を行なうシステムの一体化を容易にする。更に、
この構成はプロセス変調、シーケンス制御及びデータ取
得に対する一体化アプローチを可能にする。

３、ドロップの概観 第４図において、本発明のシステムはプロセスφモニタ
ー、プロセス制御、オペレータ・インターフェースなど
の機能のためドロップのレベルに第１機能プロセッサ６
０を使用する一方、ハイウェイから機能プロセッサに必
要なデータを取得し、機能プロセッサをハイウェイと交
信させるために第２データ・ハイウェイ・プロセッサ６
４を使用する。このようにして構成したから、機能プロ
セッサはデータ取得及び制御の仕事に集中でき、複雑な
通信インターフェース条件を免除される。

機能プロセッサ６０は共用メモリ６２を介してデータ・
ハイウェイ・プロセッサ６４と接続する。直接一方のプ
ロセッサから他方のプロセッサへデータを同時に転送し
なくても２つのプロセッサ間に自動的にインターフェー
スを提供するという点で共用メモリ６２の採用は極めて
望ましい。即ち、この構成ではいずれか一方のプロセッ
サが必要に応じて共用メモリ６２にアクセスするだけで
ある。機能フロセッサ６０　ハフ’ロセス／出カニニッ
ト６８を介して種々の公知入／用カニニット６６と接続
する。詳しくは後述するように、機能プロセッサは公知
の工業規格パスに接続するが、その場合、このような／
ヘスに接続できるどんな形式の公知入／出力装置でも使
用できるように配慮する。従って、本発明システムの利
用者は特定メーカーのプロセス入／用カニニットを使用
しなければならないという制限をうけず、事実上任意の
装置を接続できる。

データ・ハイウェイ・プロセッサ６４は冗長性を与える
ため二重化して図示しであるが（第１〜３図のハイウェ
イｌＯに対応する）データ・ハイウェイ７０と接続する
。二重ハイウェイは物理的に別々の伝送線、またはバス
を構成する。ここにいうハイウェイとは同軸ケーブル、
オプチカル拳ファイバ・ケーブル、またはこれらと等価
のものを意味する。

二重通信モジュール７？及びトランシーバ７６により更
に大きい冗長性が与えられる。これらについてはあらた
めて詳しく説明する。

特にトランシーバ７６は本願明細書にも参考のため引用
する　年　月　日付出願節　号の主題である。データ・
ハイウェイ・プロセッサ６４、通信モジュール７２及び
共用メモリ６２は第３図のデータ・ハイウェイ・コント
ローラ５２に対応する。

第５図はデータ・ハイウェイ・ドロップの詳細な構成と
、場合によって必要となる一部構成成分の冗長性を示す
。図示のデータ轡ハイウェイ７０は冗長であり、トラン
シーバ（ＭＢＴ）７６を介してデータ・ハイウェイ通信
コントローラ（ＭＢＣ）７．２と接続し、このコントロ
ーラ（ＭＢＣ）７６はデータ・ハイウェイ争コントロー
ラ（ＤＨＣ）バス８２と接続している。即ち、データ・
ハイウェイ通信カード（ＭＢＣ）７２は冗長式で提供さ
れる。データ・ハイウェイ・コントローラ・バス８２に
は、機能プロセッサ６０とデータ・ハイウェイ７０との
間の通信機能を行なうデータ・ハイウェイ拳ブロセ・ン
サ（ＭＢＤ）６４が接続される。データ・ハイウェイ・
コントローラ・バス８２は第２バス８４介して機能プロ
セッサ６０と接続する共用メモリ　（ＭＢＳ）６２を介
して機能プロセッサと接続する。好ましい実施例ではこ
の第２バス８４は工業規格“マルチパス′°（インテル
・コーポレーションの商品名）である、この工業規格パ
ス（Ｉ　ＥＥＥ規格Ｎｏ、７９６に規定）を、採用した
からユーザによる機能プロセッサの選択が特定メーカー
の製品に制限されず、工業規格マルチパス・データ通信
インターフェースする広範囲の市販周辺装置から選択で
きる。これにより、ドロップの構成に多大の融通性が与
えられる。ドロップをユーザのニーズとシステムの装置
に応じて構成できる。マルチパス・インターフェースに
適応可能な周辺装置は文字通り無数にあるから、本発明
システムの可能な順序はほとんど無限である。特に融通
性に優れた機能プロセッサ・ユニットはＳ　Ｂ　Ｃ８６
１０５の型番号でインテル・コーポレーションから販売
されている。このユニットは１６ビツト・マイクロコン
ピュータであり、当業者なら、ビデオ表示の発生を含み
人／機械インターフェースや、プロセス・インターフェ
ース及び制御のような広範囲の有用な機能を行なうよう
にプログラムすることは容易である。インテル・マニュ
アルＯオーダＮｏ、１４３１５３−００１を参照された
い。

分布形入／出力バスと呼称される第３バス８６に対して
マルチパス８４をインターフェースさせるには、インタ
ーフェース・ユニット（ＭＢＵ）９４を利用すればよい
。バス８６から、それぞれのインターフェース仕様が異
なる場合もある入／出力装置に至る接続を成立させるこ
とができる。機能プロセッサ６０はまた、プロセス・モ
ニター、プロセス制御、オペレータ・インターフェース
など種々の機能を得るため必要に応じてマルチパス８４
を介して入／出力装置８８と接続する。記録保管のよう
な他のドロップ機能も可能である。

第６図は、第５図に関連して上述した構成成分のドロッ
プにおける物理的位置を示す。

データ拳ハイウェイ７０はトランシーバ７６と接続し、
ケーブルはこのトランシーバ７６から、マルチパス・カ
ード・ケージ９０に挿入されたデータ・ハイウェイ通信
（ＭＢＣ）カード７２に至る。トランシーバ７６をケー
ジ９０に設け、ハイウェイ７０のすぐ近くに並置しても
よい。また、マルチパスと両立可能な構成成分、例えば
共用メモリ・システム（ＭＢＳ）６２及び機能プロセッ
サ６０を前記ケージに設けてマルチパスに挿入する。図
面ではマルチパス・コネクタをカード・ケージの背面を
横切る破線９２で示す。即ち、ケージにカードを挿入す
るだけで、マルチＩくスに対する接続が自動的に成立す
る。データ・ハイウェイ・コントローラ（ＤＨＣ）／＜
ス８２もデータ・ハイウェイ・プロ本ツサ６４、共用メ
モリ（ＭＢＳ）６２及びデータ・ハイウェイ通信カード
ＭＢＣ７２を接続する破線で示した。

マルチパス９２は機能プロセ、ンサ６０を接続すると共
に、Ｑ−ライン・カード・ケージ９６と呼称される第２
カード・ケージに分布形入／出力バス８２を介して接続
するＭＢＵユニット９４とも接続する。ケージ９６は例
えばその他の入／出力装置、例えば本発明の出願人たる
ウェスチング／＼ウス・エレクトリック・コーポレーシ
ョンから“Ｑ−ライン・ポイント・カード”の商品名で
販売されているような入／出力装置をも含むことができ
る。これらは第６図に示すように、プラント・センサ、
位置アクチュエータなどと実際に接続する。従って、オ
ペレータ端末装置などのように直接マルチパスと両立可
能な周辺装置に従ってドロップを機能させたい場合には
これをマルチパス９２に接続するだけでよい。また、特
定のプロセス制御が必要ならば、ＭＢＵユニット９４を
利用してマルチパスを分布形入／出力バス８６とインタ
ーフェースさせてから、第６図に示すようにプラント−
センサをＱ−ライン・カードケージ９６（または他の任
意のバスΦシステム）に取付ければよい。第６図から明
らかなように、データ・ハイウェイ通信（Ｍｏｄｅｍ）
カードであるＭＢＣ７２、データ・ハイウェイ拳プロセ
ッサ・カードであるＭＢ　Ｄ　６４、及び共用メモリー
カードであるＭＢ　Ｓ　６２がＤＨＣまたはデータ・ハ
イウェイ・コントローラ９８を構成する。ＭＢＴまたは
トランシーバもここに設置することができる。これら４
枚のカードは機能プロセッサ６０とデータｅハイウェイ
・バス７０との間にインターフェースを形成する手段を
含む。

データ・ハイウェイ・コントロラ（ＤＨＣ）９８の構成
成分の詳細についてはデータ・ハイウェイに使用される
メツセージの形式を説明した後に説明する。

４、メツセージのフォーマット 本発明に従って使用されるメツセージのフォーマットを
第７及び８図に略示した。第７ａ図は本発明の混合モー
ド伝送システムの概要を示す。既に述べたように、通信
は１９０メリセコンドのインターバルで行なわれる。各
１００ミリセドンドにわたるタイム・スライスの第１部
分がＴＤＭモード１０２であり、この部分では時間が多
重化のためスライスに分割される。少なくとも１つのタ
イム・スライス１００に各ドロップが割当てられる。即
ち、例えばドロップ８１は第１スライス１００に、ドロ
ップ８２は次のスライスに、ドロップ８３はその次のス
ライスに、というように伝送を行なう。ＴＤＭモード１
０２が終ると、デモクラチック・モード１０４に入る。

この時間には例えば追加データ、プログラムのダウン拳
ロード、システム保守などのリクエストのような特殊メ
ツセージの伝送が行なわれる。ドロップが伝送すべきデ
モクラチック・メツセージを持たなければ、空白メツセ
ージを伝送して次のドロップにバスを“ハンド・オフ″
する。

混合モード方式にはいくつかの利点がある。時分割多重
化を利用することにより、すべてのドロップが規定の時
間にバスにアクセスする。このことはシステム全体を通
して所定データの頻繁な交信を可能にする。ＴＤＭ方式
ではデータ・ハイウェイ通信のための時間を最大限に利
用できる。また、デモクラチック・モードを提供するこ
とでシステムに顕著な融通性が与えられる。即ち、デー
タ伝送がＴＤＭだけの場合には不可能な機能を行なうこ
とができる。

第７ｂ図はドロップからデータ・ハイウェイに伝送され
る１つのデータ・ブロックまたは°゛フレーム′°示す
。個々のフィールドには変化があっても、同じフォーマ
ットがＴＤＭモードにもデモクラチック・モードにも利
用される。採用されるプロトコルは基本的にはＩＢＭコ
ーポレーションが開発し、業界の標準となっている公知
のＨＤ　Ｌ　Ｃ”フレームを改良したものである。その
基本構成を第７ｂ図に示した。連続するフレーム間にス
ペースを設け、このスペースの後に長さ約２゜４マイク
ロセコンドのマーク・パルス１０６を設け、このパルス
を利用してデータ送信機を作動させる。このパルスに８
個の二相符号化０列１０８が続き、これが次に伝送され
る二相データの復号に利用される、後述のようなデータ
・ハイウェイ通信カードの位相ロックループ回路を同期
化する。次に１個の０．６個ｌ及びもう１個の０から成
るフラグ・バイトｌｌＯが続く。ＨＤＬＣプロトコルに
おいてはこの２進値列は固有であるからフラグとして利
用できる。これを以下に説明する。

ＨＤＬＣプロトコルやゼロ挿入法を利用することにより
、不注意でデータ・ハイウェイ・バスにフラグが現われ
ないようにする。ゼロ挿入法では送信されるデータが５
個の連続するｌを有する場合に出データ流れに余分の０
を挿入する。データがデータ・ハイウェイ・プロセッサ
に出力される前に受信ＨＤＬＣコントローラにより逐次
入力流れから、後述の周期的冗長キャラクタと共に前記
余分のＯが除去される。即ち、公知のＨＤＬＣコントロ
ーラが伝送プロ・ンクの開始時と終了時にだけフラグが
現われるようにデータ拳ハイウェイへの出力を制御・す
る。フラグ１１０に、第７ｃ図に関連して後述するアド
レス、制御及びデータ・フィールド１１２が続く。次に
長さ２バイトの周期冗長度チェック・フィールド１１４
が続くが、このフィールドはデータ拳ハイウェイ・コン
トローラにおいて形成され、公知技術に従ってエラー・
チェック及び修正のため山伏送信号に挿入される。第２
フラグ１１０が伝送を完結させる。

第７ｃ図は、第７ｂ図に示したドロップから送信される
データ・ブロックまたは“フレーム“によって与えられ
る記述の展開図である。フラグ・バイ）１１０は上述し
た通りである。これにアドレス・フィールド１１６が続
く。このアドレス・フィールドまたは”Ａ−バイト”１
１６は、データ・ハイウェイにアクセスする次のドロッ
プを特定する“記号パとして作用する。Ａ−０バイ）１
１６は、ドロップがメツセージを送出するごとに増大す
る８ビツト・アドレス会インデックスである。このイン
デックスは、／＼イウエイにアクセスする次のドロップ
を指示するドロップ表に対するアクセスに利用される。

アドレス・バイト１１６に制御バイト１１８が続く。こ
れは制御フラグである８ビツトから成るバイトである。

この制御フラグについては第８ａ図との関連で詳しく後
述する。次にＯないし６３個のデータΦワード１２０が
続き、このデータ・ワードの詳細も第８ｂ及び８０図に
関連して後述する。第７Ｃ図に示すメツセージ・フレー
ムのうち、モニターされる特定プロセス値に関連する典
型的なポイントまたは下位部分は特定のデータ・ポイン
トを識別する°°システム識別゛タグであり、特定のデ
ータ中メツセージが連携の機能プロセンサにとって重要
かどうかを判定するためデータ争ハイウェイ・コントロ
ーラによってえばアナログ値を伝送するのに利用するこ
とができる。全てのワードが伝送された後、１６ビツト
の周期的冗長度チェック１１４及びフラグ１１０が伝送
され、本発明のいずれか１つのドロップから送信される
フレームはこのフラグ１１０で完結する。

第８ａないし８ａ図から成る第８図は上記フレームの各
部分の詳細なフォーマットを示す。第８ａ図はＣフィー
ルド１１８に使用されるビットを限定する。既に述べた
ように、８ビツトから成る。第７番目の位置を取る゛ビ
ットＰは組合わされたＡ及びＢフィールドのためのパリ
ティ−ビットである。パリティは奇数と限定されている
。このビットはプロセッサとＨＤＬＣコントローラの間
の伝送中に発生する可能性のあるビット・エラーをキャ
ッチする。位置６を占めるＭビットはメツセージのモー
ドを指示する。セットされているなら、モードはＴＤＭ
、即ち、同じメツセージフォーマットがＴＤＭにもデモ
クラチック拳モードにも使用され、Ｍビットは特定メツ
セージがどちらのモードに属するかを指示する。位置５
を占めるＴビットは後続のメツセージのモードを指示す
る。セットされているならモードはＴＤＭ、換言すれば
、このビットは現ドロップがどちらのモードにハンド・
オフするかを指示する。位置４を占めるＨビットはＤＨ
Ｃによってセットされてこのフレームが先行のハンド・
オフが回答を得られないままであったため回復ハンドφ
□オフであることを表わす。Ｒビットはデータ・ハイウ
ェイを介して行なわれるフレームの伝送を同期させるタ
イムキーパによっテ使用される。セットされているなら
、ＲビットはタイムキーパＤＨＣがデータ・ハイウェイ
の休止時間が異常に長いことを検知し、データ・ハイウ
ェイをこのフレームから再始動しつつあることを指示す
る。従って、記号パス動作になんらかのエラーが発生し
たことをタイムキーパが検知するとＲビットがセットさ
れる。１００ミリセコンドの時間が過ぎると、位置２を
占めるＵビットが最終のデモクラチック・モード・フレ
ーム中にセットされて１次のフレームがＴＤＭであるこ
とを指示する。この場合、再デモクラチック周期を取戻
す時に使用するためＡフィールドは使用せずに残す。従
って、ＵビットがセットされているならＴＤＭリストの
第１記述項目に対するハンド・オフを意味する。最後に
、位置ｌ及びＯをそれぞれ占める２個のＳビットもタイ
ムキーパによって使用される。このＳビットがＯでなけ
ればＣフィールドに続くワードがクロック値を含むこと
を意味する。Ｓビットの値は（冗長性を与えるため）シ
ステム中に３個使用されているタイムキーパのうちどの
タイムキーパがメツセージを送信中であるかを指示する
。値０１はタイム・キーパＡを、ＩＯはタイムキーパＢ
を、１１はタイムキーパＣをそれぞれ意味する。

伝送ブロックのデータ部分１２０（第７Ｃ図）は空白で
もよいし６３個までのワードを含むこともできる。伝送
ブロックのデータ部分１２０におけるメツセージのフォ
ーマットは伝送がＴＤＭモード・フレームかデモクラチ
ック会モード・フレームかによって異なる。各１００ミ
リセコンド周期のＴＤＭ部分では各ドロップのＤＨＣが
１フレームの定期情報を送信し、このフレームはそれぞ
れがシステムＩＤ、状態ワード、及びもしアナログ・ポ
イントならその値から成る一連のメツセージから成る。

デジタルＴＤＭメツセージのフォーマットは第８ｂ図に
示した通りであり、−アナログＴＤＭメツセージのフォ
ーマットは第８Ｃ図に示した通りである。いずれかの場
合にも、システムＩＤワード及び状態ワードで始まる。

システムＩＤはメツセージの第１ワードに位置合わせさ
れた１４ビツトのシステム素子識別子を含む。システム
ＩＤはデータの性質及び出所を識別し、このメツセージ
が重要かどうかを判定するため各ドロップによって検査
される。１４ビツトを採用することで１６．０００以上
の個別データ・ポイント、即ち、プロセス変数値、シス
テム状態などを別々に識別することが可能になる。１４
ビ・ント数が１ないし２５４の範囲内の数を指示するな
らば、単一のデータ・ポイントを識別するのとは異なり
、単にドロップがメツセージを送信することだけを識別
する。例えばプリンタが用紙不在のまま作動中であれば
、このプリンタとして構成されているドロップがアラー
ム状態にあることを指示でき、従って、この１４ビツト
数は通信上便利な機能を提供する。２バイト−システム
ＩＤの２個の余分ビットは次のように利用される。ビッ
ト１５はメツセージがアナログ・ポイントかデジタル・
ポイントかを指示する。セ−／　）されているならポイ
ントはデジタル、クリアされているならポイントはアナ
ログである。ビ１．ト１４はＴＤＭメツセージにおいて
常に１にビットされる。これにより機能プロセッサはＴ
ＤＭをデモクラチック・モード記述項目から弁別するこ
とができる。スティタス・ワードはメツセージのスティ
タスの属性を含む。もし示す２ワード・アナログ値フィ
ールドはアナログ会メツセージだけに使用される。この
フィールドは３２ビツトの浮動少数点アナログ値を含む
。以　下　余　白 第８ｄ図は、好ましい実施例において利用可能なデモク
ラチック・モードΦメツセージである。１００ミリセコ
ンド周期のＤＥＭ部分において、いくつかのＤＨＣは、
リクエストされた非定期的メツセージを、連携の機能プ
ロセッサによるか、または他のドロップからのリクエス
トに応答して、送信することができる。与えられた１０
０ミリセコンド周期に実際に送信するＤＨＣの数は次の
ＴＤＭ周期が始まるまでの残された時間によって制限さ
れ、場合によってはすべてのドロップがＤＥＭメツセー
ジ送信を行なうことができる。

ＤＥＭ周期に送信されるメツセージはワン・ショット放
送と、起点ドロップへのメツセージの２種類に分類され
る。ワンΦショット放送はポイント素子に関するすべて
の属性をこのポイントを受信するすべてのドロップに送
信するのに使用される。このような放送はあるドロップ
が他のドロップからワン・ショット放送リクエストを受
けた場合に送信される。

ワン・ショット放送のシステムＩＤ部分は第８ｂ及び８
０図に関連して述べた通りである。ＷＣフィールドはｌ
ワードであり、メツセージに含まれる情報の追加ワード
数を指示する。起点ドロップに対するリクエスト／変更
メツセージの場合、このフィールドは０でよい。もしＯ
ならば、このメツセージはシステムＩＤフィールドに特
定されている素子のすべての属性に関するワン・ショッ
ト放送をめるリクエストと解釈される。ＷＣフィールド
がＯなら、ＤＩＳＰ及びＡＤフィールドは存在しない。

ワン・ショット放送との関連で使用されるＡＡフィール
ドは工ないし６１ワードであり、このワードは共用メモ
リに順次記憶される。ドロップへのデータ送−信にはリ
クエスト／変更メツセージが使用される。

システムＩＤ及びＷＣフィールドは上述の通りである。

ＤＩＳＰフィールドはデータ記録内における、送信デー
タの記憶位置を指示す妻 るのに使用される。ＡＤフィールドは指定１争の１つま
たは２つ以上の属性にかわる情報を表わす工ないし６０
個のワードである。最後に、起点ドロップへの一般的な
メツセージも同じシステムＩＤ及びＷｃフィールドを含
むが、共用メモリの８個のファーストイン・ファースト
アウト・バッファ（ＦＩＦＯ）のうちどのバッファがメ
ツセージを記憶するのに使用されるかを指示するＦＩフ
ィールドをも含む。要約すると、起点へのリクエスト／
変更メツセージは、ワン・ショット放送フォーマットを
利用して送信すべき特定データを要求するために利用さ
れる。起点への一般的なメツセージは、例えば確認また
はこれ。

に類する信号となる。

５、データの符号化及び復号 第９図は５本発明との関連で利用されるものを含む種々
のデータ符号化法の比較図である。第９図の第１行には
一連の０及び１から成る形でデータを図示した。次の行
ＮＲＺは、゛非ゼロ復帰″符号化法であり、ｌに対応す
る時間で信号は高いレベルにあり、他の時間には低いレ
ベルとなる。次の行ＮＲＺＩはある種のデータ記録シス
テムにおいてデータ変換・数を少なくするのに広く採用
される“非ゼロ反転復帰”法である。第４番目の行ＲＺ
はｌに対しては単純半ビット−セル高パルスを、その他
の場合には低パルスを提供するのに使用されるゼロ復帰
符号化法である。この方式はデータの自動刻時制御が不
可能であることがいうまでもない。最後に、データ・ハ
イウェイによるデータ転送のため本発明で採用される二
相符号化法を＄５番目の行に示した。このデータ変換方
式にあっては、すべてのビット・セルの中心に、０なら
ば上向き変換、ｌならば下向き変換が起こり、その結果
、図示の波形となる。即ち、二相符号化では、各ビット
・セルの半分が低く、半分が高く、高い半分が最初に現
われるか２番目に現われるかによって１がコード化され
たかＯがコード化されたかが判定される。

ＮＲＺ符号化法は本発明のコントローラ内で利用される
が、二相符号化方式はデータ・ハイウェイを介して利用
される。従って翻訳手段を設ける必要がある。これを示
すのが第１１図であり、第１９図は関連の波形を示す。

コード化すべきＮＲＺデータに関する排他的論理和演算
の結果及び２　Ｍ　Ｈｚクロックと共に４　Ｍ　Ｈｚク
ロックがフリップ・フロップ１２２に供給される。フリ
ップ拳フロップの出力が第１Ｏ図の下方に示す二相デー
タである。第１０及び１１図に示すメツセージ・プロト
コルはすでに述べた通りである。即ち、インバータ１２
６によって形成されるマークにより、メツセージ開始と
同時に送信機が作動する。インバータ１２８によって間
隔が維持され、その結果、図示のような、かつ第７ｂ図
に関連して上述したようなフォーマットとなる。

本発明で使用される二相データ符号化方式にはいくつか
の利点がある。その１つとして、すべてのデータ拳ビッ
トにおいて変換が起こるから、自動クロック制御を可能
にするに充分な周波数情報が得られ、従って単線同軸ケ
ーブルで充分である。二相符号化では正味ＤＣ電圧が０
であることも好都合であり、導線とシールドの間に全般
的にＤＣ電圧が発生することはない。

二相符号化通信の他の利点として、二相符号化ではビッ
ト・セルにおいてコード化された各ビットの半分が高ま
たは“正″、半分が低または゛負″となる。例えばｌは
１つのビットセルにおいて先ず“高”′として、次いで
゛低パとしてコード化され、０はその逆となる。本発明
の他の特徴として、復号に際して各ビット・セルの第１
及び第２部分の相対振幅を互いに比較することにより、
二相データの比較的ノイズの少ない復号を達成すること
ができる。即ち、ピッ）−セルの前半部分が後半部分の
振幅よりも平均して高ければｌが検知され、０の場合に
はこの逆となる。第１θ図に示す方形波二相データはフ
リップ・フロップによって形成されるほぼ理想的なデー
タである。ただし、同軸ハイウェイで伝送される過程で
ある程度の信号劣化が起こり、方形エツジがやや丸くな
る。データを正しく受信できるためには伝送の検知精度
を高める手段を設ける必要がある。　本発明の他の特徴
として、二相データをインターバルを置いてサンプリン
グし、ビット・セルの各半分の中央サンプルを両端に対
して重み付けし、重み付けされた値を合計することによ
りこのビット・セルの各半分のトータル値を形成するこ
とで別の改良効果を得る。前半部分。

のトータル値が後半部分のトータル値よりも大きければ
ｌが復号され、後半部分の方が大きければ０が復号され
る。従って、例えばなんらかの理由でラインに現われる
漂遊電圧の作用下にビットナセルの高い半分の相当な部
分が負となってもノイズが小さいという点で極めて有利
であり、前記漂遊電圧の作用下にあっても、重み付は方
式を採用したから正しく復号される公算が大きい。

第１３図はいかにしてこの正しい復号が行なわれるかを
略示する図である。第１３ａ図は理想的な二相データを
示す、１個のビット・セルはその前半部分が高く、後半
部分が低く、ｌがコード化されたことを示す。第１３ｂ
図は検知すべきデータが歪みとノイズを伴なう極端な例
を示す。第１３ａ図に示す波形が歪んで第１３ｂ図に破
線で示すほぼ正弦波形に近くなるが、ラインのノイズが
この破線で示す形状から著しくずれた形となる。

上述のように、二相データを復号するキーはセルのどち
らかの半分が高い平均値を持つかを検知することである
。ノイズが信号振幅と相関するとは考えられないから、
はぼ正弦波形の信号が比較的意味を持つのは各セルの中
央部においてである。即ち、ビット・セル振幅の中央に
おける最大信号が０．３ボルトなら、ノイズの−０，２
ボルトが信号を０に対して負であると検知させないが、
例えばビット・セル両端付近で信号値が僅かに０．１ボ
ルトなら、信号はＯに対して負と検知される。

従って、第１３ｃ図はビット・セルの各部がルの各半分
が８個の下位ユニットに分割される。端部ユニットには
Ｏ値が与えられ、中間ユニットの重み付けは中央ユニッ
トが相対値３を取るまで漸増する。これらはすべて第１
３Ｃ図に示す通りである。他の重み付は方式を採用して
もよいことはいうまでもない。所与の下位ユニットに関
して、波形の値が任意の値に対して正であれば、この下
位ユニットの重み付は値を関連のビット−セル半分のト
ータル値に加算する。ビット・セル全体をこのようにし
て分析したら各半分のトータル値を比較する。前半部分
のトータル値が後半部分のトータル値よりも高ければ１
が復号され、前半部分が低ければビットは０である。

第１３ｃ図は波形が正なら“ｌ”ビット列が、負または
Ｏなら０”ビット列が形成されるメカニズムを示す。こ
のビット列が重み付は値に加えられ、その結果が合計さ
れる。

このことは波形のすべての負部分を無視して、第１３ｃ
図に示す重み付は値によってめられるユニット量を加算
したことを意味する。その結果を第１３ｅ図に示す、ビ
ット・セルの前半部分はトータル値８を、後半部分は１
・−タル値６を取るから、１が復号されたことになる。

もちろん、理論上はこの例においてビット−セルの前半
部分が偵１２を、後半部分が値０を取ることになる。

当業者なら容易に理解できるように、ここに挙げた例は
著しく誇張されている。ノイズはさほど顕著ではないの
が普通である。事実、本発明の好ましい実施例ではビッ
トの誤７ り率はｌＯよりもはるかに低い。

本発明は他の特徴として、二相データな小部分に分割す
るクロックを設定するのに位相ロックルーズを使用し、
前記分割小部分を互いに重み付けし、これを合計して統
計上優れたデータ検知を可能にする。この動作を行なう
と共に上述の復号を行なう回路を第１２図に示した。公
称周波数２　Ｍ　Ｈｚの二相データが１３０において供
給され、ビット・セルごとに１６サンプルが形成される
ように、発振器１３２から発生する３２ＭＨｚのサンプ
リング速度でサンプリングされる。回路は′基本ビット
・セルを発見するために前縁の変化を検知する。検知装
置１５６によってエツジが検知されると、デジタル位相
ロックループが次のエツジまでカウント・アップする。

その−たびにカウントを整合させ、必要ならばカウンタ
のインターバルをビット・セルと整合させるためｌだけ
加減調整する。位相ロックループは第７ｂ図に示すフラ
グからマーク・ビットを分離する８個の０に基すき同期
される。このようにして位相ロックループは０の初期フ
ィールドをめる。この初期フィールドを検知することに
より１１８０°位相ずれ同期の可能性はなくなる。ＯＲ
ゲート１３４によって２個の連続する位相ＯＫ信号が出
力された後、ロック状態が存在する。

入力データは２つの周期、即ち、２成分二相データの前
半及び後半にサンプリングされる。データ復号プロセス
は二相サンプルを単成分Ｎ　ＲＺ　７”−タビットに変
換するために２つのＰＲＯＭ１３６及び１３８を利用す
る。

“１”ＰＲＯＭ１３６が最初に動作して、すでに入力シ
フト・レジスタ１４０からシフト・インされ、一時的に
レジスタ１４２に記憶されているデータに作用する。各
二相ビット・セルごとに１６個のサンプルが２つの８ビ
ツト群の形で取出される。この８ビツト群は基準値と比
較した入力波形に応じて第１３ｄ図に示すようなｌまた
はＯビット列である。１４０においてシフト・インされ
た後、第１ビット群は８ビツト並列レジスタ１４２に転
送される。レジスタの出力は“１”ＰＲＯＭ１３６に対
するアドレスとして作用する。各ＦＲＯＭ場所の内容は
データの８ビツトであるアドレスによって提供される論
理ｌの重み付き代数値を表わす数を含む、ＦＲＯＭの出
力はニブルとして提供される重み付き合計、即ち、４ビ
ット並列レジスタ１４４に記憶されるデータの繕バイト
である。この過程で８ビツトから成る二相データ・セル
後半部分がシフト・インされ、最初の８ビツトと同様に
処理される。この接合点には生データの１６サンプルか
ら抽出された２つのデータ・ニブルがある。この両ニブ
ルはＩ　ＰＲＯＭ１３６及び４ビツト・レジスタ１４４
に供給され、−緒にθ揃いのＰＲＯＭ１３８に対するア
ドレスとして作用する。このＦＲＯＭは２つの出力を持
ち、もし上位４ビツト、即ち、８１ニブルの値が下位４
ビツトの値よりも大きければ信号ｌを出力する。さもな
ければ信号０が出力される。クロック制御が行なわれる
とこれが１４６において非ゼロ帰還データ出力となる。

もしＯ揃いＰＲＯＭ１３８のアドレスがθ揃いまたはｌ
揃いなら、ＤＨＢ活動が存在せず、従って゛活動゛°信
号ＡＣＴＶＴＹがセットされても偽信号ということにな
る。即ち、ＰＲＯＭ１３８に対するアドレスとしてｌ揃
いまたはＯ揃いアドレスが提示されれば活動信号は発生
しない。

上述のように、第１３図はビット・セルの理想的な方形
波部分（１３ａ図）と典型的な、ただし誇張された現実
の波形（１３ａ図）の関係を図形的に示す。サンプルの
それぞれに割当てられる重み付は値を第１３ｃ図で個々
のサンプルの下に示した。同図から明。

らかなように、少なくともノイズ、ジッタなどによって
撹乱され易いデータ・セル中央部は出力ＮＲＺデータの
精度を高めるようにＰＲＯＭ１３６の記憶値により特別
に強調されている。

上述のようにハイウェイの活動はＰＲＯＭ１３８によっ
て検知される変化の有無に基づいて検知される。パ活動
なし″は３個の連続する二相コードの不在として定義さ
れる。後述のマイクロエンジン（ｍｉｃｒｏｅｎｇｉｎ
ｅ）、データ・ハイウェイ・プロセッサ及びタイムキー
パがこの活動信号を利用して受信メツセージ・フレーム
の検知を確実にし、さもなければノイズが本物のデータ
と混同されるのを防止する。

６、クロック制御−概論 当業者なら容易に理解できることであるが、分布形制御
システムにおいては正確なタイミングが必須条件であり
、本発明も例外ではない。そこで、ドロップがすべて同
じ時間値に対して動作するように特殊な手段が講じられ
て来た。時分割多重化モードに移行する際にすべてのド
ロップを同期することによってこのタイミングが行なわ
れる。任意のドロップがそのフレームの制御バイト中に
”Ｕ”′ビットをセットすることにより時分割多重化モ
ードへの切換え命令を放送すると、すべてのドロップが
これを受信する。そこで各ドロップがローカル拳タイム
のスナップ伽ショットを取る。即ち、各ドロップに含ま
れる内部クロックの前記Ｕビットが送信された時の値を
記録する。モード切換えは各ドロップによってほぼ同時
に受信されるから、理論上すべてのドロップは正確に同
時にそのタイムを記録することになる。次いで最初に放
送する３つのドロップ、即ち、タイムキーパがＣフィー
ルドと第１ＳＩＤワードの間に、それぞれのタイムキー
パが記録したスナップショットの内容を含む別のワード
を挿入する。タイムキーパをも含むドロップのそれぞれ
がこの放送を受信するから、ＴＤＭモードによる最初の
３つの放送の後、各ドロフシは３つのタイム・スナブシ
ョットを受信したことになる。各ドロップ内にあってロ
ーカル・クロックを含むデータ・ハイウェイ・プロ、セ
ッサが３つのスナップショット−タイムをチェックし、
近似する２つの値の平均を取る０次いでデータφハイウ
ェイ奢プロセッサはこの平均値を該プロセッサ自体のＴ
ＤＭへの切換え”命令タイムのスナップショットと比較
し、比較結果に従ってそのクロックを調整する。即ち、
各プロセッサは機能プロセッサが必要に応じこのクロッ
ク値にアクセスできるようにクロック・タイムをその共
用メモリに連続的に記憶させる。このプロセスについて
は更に詳しく後述する。

本発明の１つの特徴として、３つの別々゛のタイムキー
パ・ドロップを使用することによる三重の冗長性をタイ
ムキーパに与える。タイムキーパの基本的機能は見失わ
れた記号を探索し、検知することにある。即ち、ハイウ
ェイを１つのドロップから次のドロップに正しくハンド
・オフさせるのに必要な信号を供給することにある。一
般的には、そのフレームをハイウェイに送信して記′号
を通した後、各ドロップは所与の時間内に他の放送も入
って来ないかどうかを知らべる。前提条件として、もし
放送が入ってきたら次のドロップが記号を確認してその
放送を実行したのであり、放送が検知されないなら、記
号が欠落していたことになる。通過ドロップは先ず３０
マイクロセコンド待ってから８０マイクセコンドのウィ
ンドーを時定し、新しい放送の有無をさがす。もし見つ
からなければ再びアドレスを増分し、データ・フィール
ドのないフレームを再送信することにより記号を次のド
ロップへ通過させる。従って、通過ドロップは次のドロ
ー２ブがそのアドレス信号を認識し、みずからのメツセ
ージを送信するまでの間増分動作を続けることができる
０例えば、約１００のドロップが番号順に配列され、ド
ロップ３０〜３９がオフ・ラインであるシステムが考え
られる。この場合、ドロップ２９はドロップ４０に宛て
られた記号がドロップ４０の送信という形で確認される
まで１１回にわたって増分する。ただし、実際には“確
認°゛メツセージ使用されない。それぞれのメツセージ
はデータだけでなく次の記号をも含み、このことは先行
の記号パスが正しく行なわれたことの確認を意味する。

３つのタイ、ムキーパ・ドロップはハイウェイに対する
別々のモニター機能をも行なう。

受信された各放送に続いて３つのタイムキーパがそれぞ
れのタイムをタイムアウトする。

即ち、第１タイムキーパは２４０マイクロセコンド、第
２タイムキーパは４４０マイクセコンドで、第３タイム
キーパは６４０マイクロセコンドでそれぞれタイム・ア
ウトする。

タイムキーパのいずれか１つが記号受信を検知しなけれ
ば、即ち、このタイムキーパに与えられた時間枠内に新
しい放送を検知しなければ、時分割多重化モードの開始
点から再び通信を開始する。なんらかの理由で第１タイ
ムキーパが２４０マイクロセコンドに放送を感知しなけ
れば第１タイムキーパが４４０マイクロセコンドにわた
ってモニターする。多くの゛場合第２タイムキーパが第
１タイムキーパをバックアップし、同様に第３タイムキ
ーパが第１及び第２タイムキーパをバックアップする。

以　下　余　白 タイムキーパには３つの作用モードがある。即ち、 １）ノーマル・モード ２）タイムキーパ・モード ３）リセット令モード ノーマル・モードではＭＢＣがメツセージを送信した後
にタイムキーパが起動される。ノ＼イウェイにおいて１
１０マイクロセコンドにわたって活動が検知されないと
、タイムキーパがタイムアウトし、ＭＢＣがＭＢＤに割
り込む。

タイムキーパφモードはデータ・ハイウェイ・システム
の故障を検知するのに利用される。活動が検知されない
とタイムキーパが起動される。ハイウェイにおける活動
が検知される前にタイムキーパがタイムアウトすればハ
イウェイ舎システムに故障あると想定され、ＭＢＣがＭ
ＢＤに割り込む。　− ＭＢＣタイマはプログラム可能アレｍ−ロジック・チッ
プ（ＰＡＬ）制御シーケンサ、プログラム可能カウンタ
、１００分割カウンタ、及び入力同期レジスタから成る
。これらの論理素子が相互作用してタイミング機能を行
なう。

第１４図はこのタイマの状態変化図である。４（！１の
信号を図示してあり、セットされて下記のような意味を
持つ。

ＴＩＭＯＴ信号は連携のタイマがタイムアウトしたこと
を意味し、ＡＣＴＶ信号（第１２図の信号ＡＣＴＶＴＹ
と等価）はハイウェイにおいて活動が検知されたことを
意味し、ＴＷＣＺ信号は送信完了を意味し、ＩＲ倍信号
ＭＢＤへの割込みが受け入れられたことを意味する。

タイマには下記のような主要動作モードがある。

１、リセット令モード ２、ノーマル・モード争タイマ −１１０マイクロセコンド ３、タイムキーパＡ、Ｂ、またはＣモード０タイマ モードはＳＳビットに従ってＭＢＤからの命令で選択さ
れる。タイマは次の例外を除いて常に一度に１つのモー
ドで動作する。即ち、タイムキーパ・モードでは制御シ
ーケンサが１５２においてＴＷＣＺ信号を受信すると自
動的に飛越してノーマル・モードで動作し、ＭＢＣマイ
クロエンジンによりメツセージが送信されたばかりであ
ることを指示する場合がその例外である。

タイマは３つの条件下でリセット・モード１５０に移行
する。費ｌは１５１において°°オフ″となるように命
令された場合、次はノーマル・モードであるがメツセー
ジ送信前である場合、最後はなんらかのモード変換が起
こった場合である。

ノーマル・モード（ＮＥＳＴノード１５３号）のタイミ
ング・インターバルはマイクロエンジンによって時定さ
れる３０マイクロセコンド及びタイマ自体によって時定
される８０マイクロセコンドである。即ち、このモード
は送信メツセージの末尾から３０マイクロセコンド“後
′°に、換言すれか、マイクロエンジンがリセットし、
信号ＴＷＣＺをセットしてノーマルΦモードの開始を指
示すると開始される。開始後、タイマはハイウェイに活
動が現われる（ＡＣＴＶ＝　１）のを待機し、“受信′
°　ドロップが実際にメツセージを受信し、′みずから
の”送信を開始しようとしていることを通告する。活動
は第１２図に関連してすでに説明した二相検知回路によ
って検知され、この回路がＡＣＴＶＴＹ信号を出力する
。もしＡＣＴＶが８０マイクロセコンド以内に起こらな
ければ（真にならなければ）カウンタがタイムアウトし
くＴＩＭＯＴ＝１）、その結果ＰＡＬシーケンサがノー
ドＮＴｏにおいて割込みをセットする。ここで回復ハン
ド・オフが送信される。この状態はＭＢＤから割込みセ
ット（ＩＲ＝１）が受信され、メツセージが送信された
ことを指示されるまで続く。次いでタイマはリセット会
モード１５０に飛越す。

Ｓビットに応じてノードＭＳＥＴＡ、ＭＳＥＴＢ及びＭ
ＳＥＴＣで始まるタイムキーパ・モードでは、各タイマ
がハイウェイの非活動時間をモニターする。タイムキー
パＡ、Ｂ、及びＣに与えられた３つのイン、ターパルは
それぞれ２４０′、４４０、及び６４０マイクロセコン
ドである。このモードはハイウェイにメツセージ伝送が
ないことを検知するように構成されている。例えば、ハ
イウェイが完全に“死゛状態なら、タイムキーパＡが先
ずタイムアウトしくＴＩＭＯＴ＝　１）、タイマ割込み
を出力する（ノードＭＴＯに入る）、（図示しない）ス
ティタスφビットがセットされて、ノーマル・モード・
タイムアウトではなくタイムキーパ・モード・タイムア
ウトであることを指示する。この割込みはＭＢＤを再始
動させる信号である。タイムキーパＡとしてプログラム
されているドロップが故障すると、即ち、ＩＲが高くな
らないと、そのバックアップとして作用するタイムキー
パＢが４４０マイクロセコンドでタイムアウトして、同
様に再始動を行なう。タイムキーパＣは最終的なバック
アップ會タイマである。他方、タイムキー？ぐ・モード
中にもしＡＣＴＶが高くなると、リセット会モード１５
０を経て１５３において再びノーマル・モードに移行す
る。第１４図下方に示すように、ノードＭＴＯの入口は
ＭＢＤ対し、ハイウェイ再始動が必要であることを指示
し、ノードＮＴＯは回復ハンド・オフが必要であること
を指示する。ＭＢＤは上記ステイダス・ビットを利用す
ることによって両者を区別することができる。ＭＢＤが
適正な動作で応答すると、ＩＲ倍信号タイム・キーパに
よって検知され、リセット・モード１５０がアクセスさ
れる。

７、データ・ハイウェイ台コントローラＡ、データ・ハ
イウェイ・プロセッサ （ＭＢＤ） 当業者なら容易に理解できるように、本発明システムに
おける主なハードウェア成分の１つはマルチパスにコン
パチブルな各種の周辺装置である機能プロセッサと、極
めて特定的であり、従ってシステムの特性を決定するデ
ータ・ハイウェイとの間の交信を行なうデータ・ハイウ
ェイ拳プロセッサである。そこで以下にデータ・ハイウ
ェイ・プロセッサ（ＭＢＤ）カードの詳細を説明する。

第１５図はこのカードのブロック・ダイヤグラム、第１
６及び１７図は第１５図のブロック・ダイヤグラムに示
されているアドウ゛アンスト・マイクロ・デバイス社（
ＡＭＤ）のモデル２９０１ビツト・スライス・マイクロ
プロセッサ及び２９０１マクロシーケンサのブロック−
ダイヤグラムである。

データ・ハイウェイ・プロセッサ（ＭＢＤ）は高速ビッ
ト・スライス・プロセッサである。その設計は汎用であ
り、並列データの処理が可能である。以下単一のＭＢＤ
モジュールについてその機能を説明する。第１５図はこ
の装置の論理ブロック・ダイヤグラムを示す。

ＭＢＤはデータの符号化／復号機能及び直列化／並列化
機能を行なうＭＢＣ通信コントローラとＭＢＳ共用メモ
リ・モジュールとの間の情報流れを制御するワン・ボー
ドのデータ・プロセッサである。高速（２００ｎｓｅＣ
／ＣｙＣ１ｅ）で動作し、ビット拳スライス・アーキテ
クチャを介して意志決定能力及びデータ操作能力を提供
する。第１５図のブロック・ダイヤグラムに示すように
、この装置はすべての素子のマイクロコード制御下に動
作する。

Ｍ、ＢＤは１６ビツトやワード長を与えるマイクロプロ
グラムされた構造を有する。パイプライン・モードで動
作して、命令実行がマイクロプログラムＦＲＯＭ１６０
からの次のマイクロ命令、の選択と並行して行なわれる
ことを意゛味する。３ＫＸ４８ビットＦＲＯＭＩ６０（
４Ｋに拡大可能）に含まれるマイクロコード化命令は２
９１Ｏマイクロシーケンサ１６２によってアクセスされ
る。各クロック争タイムに現時命令がパイプライン／ブ
ランチ・アドレス・レジスタ１６４内にクロックされ、
“次の”クロック・タイムに実行される。２９１０マイ
クロシーケンサ１６２は命令の逐次実行、サブルーチン
・リンケージ、内部的ループ能力、及び外部で形成され
るブランチ・アドレスのパス−スルーを行なうロジック
を含む。詳細を第１７図に示した。

ビット書テスト・マルチプレクサ１６６、スティタス・
コード・レジスタ１６８及び逆読みフラグ・レジスタ１
７０から成るテスト・ツリーは任意のビットの論理レベ
ルに基づくシーケンス制御を可能にする。８個の逆読み
フラグのそれぞれをテストし、条件付きでセットまたは
リセットすればよい。その他のシーケンス制御は４個の
異なるソースのいずれか１つからアドレス・マルチプレ
クサ１７２を介して“次のアドレス″の選択を可能にす
ることで達成される。アドレス・マルチプレクサ１７２
は°“ブランチ争アドレス″の選択を制御することによ
り、２９１Ｏマイクロシーケンサ１６２が次に実行すべ
き命令を制御する。マルチプレクサ１７２は４個のマル
チプレクサ入力の１つを介してブランチングを行なうた
め２９１０マイクロシーケンサ１６２に外部的直接入力
を提供する。前記４個の入力は条件付きブランチ能力、
マルチウェイ−ブランチやレジスタ１７４を介して行な
われるマルチウェイ・ブランチング、及びハンドリング
・サブルーチンへの割込みブランチングのための２つの
入力を提供する。

優先割込み構造１７８は８本の割込み線１７６を受けい
れることができる。この構造はマイクロコード・アドレ
スから下位４ビットを形成する。この４ビツトはブラン
チ・アドレス中レジスタ１７４の上位８ビツトと共にア
ドレス・マルチプレクサ１７２に提供するための割込み
アドレスとなる。割込みが保留中であり、現マイクロ命
令が割込み可能なら、２９１Ｏマイクロシーケンサ１６
２が特定割込みに使用される適当なルーチンを呼出す。

ＭＢＤの心臓部は第１６図に詳細な構造を示す１６ビツ
ト２９０１ＡＬＵ／レジスタ１８０である。１６ワード
Ｘ１６ビツトの直接アドレス・ファイル・メモリを具備
すると共に、論理、演算及びシフト動作を可能にし、完
全なマイクロコード制御下にある。ＡＬＵ入／出力ボー
トはソース及びデスチネーシオンデータ用の２本の主要
バス、即ち、Ｙ−バス１８２及びＤ−バス１８４の基礎
を形成する。この１６ビツト・バスにはほかに次の構成
成分が接続している。即ち、ＲＡＭ／ＲＯＭマイクロメ
モリ１８６、バイト・スワップ・レジスタ１８８、パリ
ティ発生／チェック装置１９０、バイト・インジケータ
ーレジスタ１９２、プログラム可能タイマ１９４、及び
Ｗ−バス１９８（ＤＨＣバス）と接続することによりＤ
ＨＣの残り部分と接続関係にある入／出力ボート１９６
゜ ＲＡＭ／ＲＯＭマイクロメモリ１８６は、２９１０マイ
クロシーケンサ１６２に供給されるのと同じアドレスを
使用してアドレスされる。マイクロメモリ１８６は読取
専用メモリ（ＲＯＭ）の５１２ワードとランダム・アク
セス拳メモリ（ＲＡＭ）の１０２４ワードとを有し、ア
クセスには２サイクルが必要である。第１サイクルには
アドレスが提示され、データは次のサイクルに与えられ
る。

８２５３プログラム可能タイマ１９４はＤ−ハス１８４
の下位８ビツトでアクセスされる。マイクロメモリ１８
６からタイマ１９４に１個のデータ拳バイトがロードさ
れ、この同じバス１８４を介して、タイマ１９４からＡ
ＬＵ１８０に１個のデータ・へイトが読出される。タイ
マ１９４はマイクロコードからの６個の制御フラグ１９
５を介して制御される。

ＭＢＤは他の２つの主要システム・モ ジュールであるＭＢＣ及びＭＢＳを、Ｗ−バス１９８を
介してアクセスすることができる。２つのデコーダ２０
０がマイクロコード制御下にソース及び／または行先レ
ジスタの選択を可能にする。

後述の第２１〜２４図がＭＥＤ動作のシーケンスを詳細
に図示している。

ＭＢＤが実施するようにプログラムされている機能を以
下に概説する。ＭＩＤはデータ・ハイウェイ通信カード
（ＭＢＣ）をアクセスすると共に、第１８及び１９図と
の関連で後述する並列データ用のメツセージ−バッファ
をもアクセスする。バッファはデュアルやホード形であ
り、Ｗ−バス１９８上にあってＭＢＤ入／出力ロジック
またはＭＢＣマイクロエンジン（第１９図）の制御下に
ある。

受信データはＭＢＣから送信される割込みに応答してＭ
ＢＤによりアクセスされる。ＭＢＤは各システムＩＤ（
ＳＩＤ）をチェックする。次いでＭＢＤが共用メモリ（
ＭＢＳ）のデータ認識アレイ（Ｄ　ＲＡ）部分から制御
情報を取出し、この情報を利用して、機能プロセッサが
受信ワード参メツセージのそれぞれに含まれている情報
のいずれかに関与するかどうかを確定する。もし関与す
るなら、データ定義表（ＤＤＴ）と呼称されるＭＢＳ部
分に含まれている別の情報がデータの記憶場所を指示す
る。

ＭＢＳのデータ・ブロック及び条件付き記憶データ・ワ
ードを処理しながら、ＭＢＤはパックグラウンド・モー
ドにおいて（同じＭＢＳから）制御情報を取出し、これ
を受信されるシステム・エレメント（即ち、送信ワード
の一部）に供給する。このシステム・エレメントからＭ
ＢＣバッファ・メモリにおいて出力のための送信ブロッ
クが組立てられる。

送信時に、ＭＢＤはデータ・ブロックに、どの受信ＭＢ
Ｄが次に送信するかを決定するため受信ＭＢＤによって
利用されるｌ＼ンドーオフ制御情報を表す接頭辞を付け
る。このデータはＭＢＤがメッセージ長（７一ド番カウ
ント）をＭＢＣにロードした後、Ｗ−パスで（ＭＢＣに
より）送信される。

次にＭＢＣ，ＭＢＳ及び機能プロセッサと協働してデー
タを送受信するＭＢＤの代表例を説明する。

メンセージ拳バッファは１２８ワード循環受信バツフア
及び２つの６４ワード送信バツフア（ＴＤＭバッファ及
びデモクラチック・モード・バッファ）として割当てら
れる。ＭＢＤは受信バッファの始まりを指示するためＤ
ＨＣＰレジスタにゼロをロードすることによってメツセ
ージ受信を開始する。次にＨＤＬＣコントローラに命令
が送信され、その結果、ＨＤＬＣ通信コントローラの受
信データ・パスがイネーブルされる６受信二相デコーダ
からの直列ＮＲＺデータが、ゼロ挿入／消去、フラグ・
ストリッピング及びＣＲＣ累算ヲ行なうＨＤＬＣコント
ローラにシフトされる。ＨＤＬＣコントローラとしてシ
グネチックス社またはモトローラ社から市販されている
２６５２型を使用することができ、物理的にはＭＢＣボ
ードに配置される。

メツセージの残り部分はバッファに記憶され、ＦＬＡＧ
検知終了後、ＨＤＬＣコントローラがＣＲＣチェックを
行なう、ＨＤＬＣ制御ロジックに結果を通報する。ＨＤ
ＬＣ制御ロジックが２つの“メツセージ完了”割り込み
、即ち、メツセージが正しく受信されたことを指示する
割り込みと、ＣＲＣまたはその他のフレーム状態が正し
くなかったことを指示する割り込みとのいずれか一方を
ＭＢＤに割り込ませる。もし正しければ、次のメツセー
ジの開始点を指示するため、ＭＢＣのＲＣＶＡレジスタ
の内容をマイクロプロセッサが記憶し、次いでＤＨＣＰ
レジスタが現メツセージの開始点アドレスをロードされ
る。これによりマイクロプログラムがメツセージの第１
ワードを検査するルーチンに向けられる。上述のように
、この第１ワードはＡＤＤＲＥＳＳフィールド及びＣ０
ＮＴＲ０Ｌフイールドを含む。そのドロップがハンド・
オフされようとしているかどうかなどを判定するため前
記フィールドが検査される。もしこのドロップに対して
ハンド・オフが行なわれるならばＭＢＤが主ドロップと
なり、ハンド拳オフ情報を送信待機メツセージ中に記憶
させ、送信を開始する。

ここでＭＢＤは（もし連携の機能プロセッサ（Ｆ　Ｐ）
にとって有意義なデータならば）データをデュアル串ポ
ー）ＭＢＳに記憶させる仕事を開始する。この場合、Ｍ
ＢＤはＲＣＶＡカウンタを次のメツセージの受信のため
同時にＨＤＬＣ制御ロジックも利用できるようにメツセ
ージΦバッファをアクセスするためＤＩ（ＣＰレジスタ
を利用する。

もしＣＲＣまたはその他のフレーム状態が正常でないこ
とを検知すると、ＭＢＣはＭＢＤに対して誤メツセージ
割込みを受信し、これに応答してＭＢＤはＲＣＶＡカウ
ンタを再び先行メツセージの末尾にセットし、誤メツセ
ージは無視される。

ＤＨＢからデータが入力されている間、ＭＢＤは受信割
込み間においてバックグランド・モードで動作し、その
送信メツセージ・バッファに適当時点に出力すべきメツ
セージをロードする。その場合、データ定義表中のフラ
ッグ・バイトを操作することによりどのデータが出力さ
れるかを確認してから出力データを得る。このため、Ｍ
ＢＤはＤＨＣＰレジスタを利用して送信すべきメツセー
ジを記憶する。メツセージ・バッファにおいてメツセー
ジが組立てられ、ドロップへのハンド−オフを指示する
メツセージの受信が完了すると送信が行なわれる。ＭＢ
ＤはＸＭＴ　Ａレジスタに送信メツセージ開始アドレス
を、ＷＤＣＴカウンタに、ＭＢＣに送信開始を命令する
送信ブロックの長さをそれぞれロードする。データはワ
ード・カウンタが０まで減分されるまで１バイトずつ送
信され、Ｏに減分された時点でも自身の送信を逆受信し
ているＨＤＬＣ制御ロジックがＭＢＤ割込みロジックに
対して適正メツセージ割込み（ＧＭＩ）または後メツセ
ージ割込み（ＢＭＩ）を起こす。

第１６図は２９０１マイクロプロセツサ１８０の詳細な
ブロック・ダイヤグラムを示す。このことは基本的には
当業者にとって自明であろう。同図、はパイプライン・
レジスタ１６４とマイクロ命令デコーダ２０２との接続
を示すと共、第１５図のＡＬＵに供給される種々のビッ
トの接続をも示す。マイクロプロセッサ１８０の出力は
図示のようにＹ−バスＹ１９８に接続している。

同様に、第１５図に示す２９１θマイクロシーケンサ１
６２のブロック・ダイヤグラムを示す第１７図も当業者
には自明であろう。

アドレス・マルチプレクサ１７２からの入力接続及びマ
イクロプログラムＲＯＭ１６０への出力接続を有し、ど
ちらも第１５図に図示されている。

第１５図に図示し、第１６及び１７図に詳細を示す構成
成分が互いに協働してデータ争ハイウェイｅコントロー
ラを提供する態様は当業者の容易に理解するところであ
ろう。基本的には、マイクロプロセッサ１８０は実際の
計算を行ない、マイクロシーケンサ１６２はパイプライ
ン０レジスタ１６４を介してＰＲＯＭ１６０からマイク
ロプロセッサ１８０に供給されるデータ及び命令を選択
する。

ＭＢＤの動作のフローチャートは第２１〜２４図に示す
。

Ｂ、データ・ハイウェイ通信カード（ＭＢＣ） 上述のように、データ・ハイウェイ・プロセッサ・カー
ドＭＢＤはデータ・ハイウェイ通信カードＭＢＣを介し
てデータ・／＼イウエイとインターフェースする。この
両者は共用メモリ・モジュールＭＳと共にデータ・ノ＼
イウェイ・コントロールを構成する。データ・ハイウェ
イ通信カードＭＢＣについて以下に説明する。ＭＢＣカ
ードはＭＢＤと、ドロップとデータ・ハイウェイを物理
的に接続する平形ケーブルとの間の電気的インターフェ
ースとして働く。また、ＭＢＣはドロップとデータ・ハ
イウェイ争トランシーバとの間の論理的リンクである。

ＭＢＣは以下に列記す１、ＭＢＤ入／出力インターフェ
ース ２、プロトコル発生及びエラー検知 ３、二相データの符号化及び復号 ４、平形ケーブル・インターフェース ５、タイムキーパ／タイマ ＭＢＤに対する入／出力インターフェースについて以下
に説明する。ＭＢＣはＭＢＤプロセッサとの間の並列デ
ータ転送を可能にする。２５６個の１６ビツト・ワード
のバッファ・メモリに含まれる８個のバス・インターフ
ェース会レジスタはＷ−バスと接続する。これを１８図
に示した。同図では第１５図中１９８においてＷ−バス
と接続するＷＤ−バス２０６と点“データＩ１０”にお
いて接続した状態でバッファ・メモリを２０４に示しで
ある。

最初の２つの１／ジスタ、即ち、八ツファーデーターレ
ジスターリード（ＢＤＲＲ）２０６及びバッファΦデー
タ・レジスタ・ライト（ＢＤＲＷ）２０８はバファの読
取り及び書込みのためのデータ令レジスタである。それ
ぞれは１６ビツト幅（ｌワード）であり、バッファ・メ
モリ２０４から読取ったばかりのワードまたは前記バッ
ファ・メモリ２０４に次に書込むべきワードを保持する
。

続く３つのレジスタはＤＨＣアドレス・ポインタ（ＤＨ
ＣＰ）レジスタ２１０、送信アドレス−カウンタやレジ
スタ（ＸＭＴＡ）２１２、及び受信アドレス−カウンタ
・レジスタ（ＲＣＶＤ）２１４である。ＤＨＣＰレジス
タ２１０はルーチンに従って行なわれるバッファ２０４
に対するアクセスに際してＭＢＤだけで制御される。読
取りであれ、書込みであれ（または読取りまたは書込み
の混合であれ）、アクセスごとにアドレスが自動的に増
分される。最後に、ＤＨＣＰはＭＢＤによって逆読みす
ることができる。

更に２つのレジスタ、即ち、ＸＭＡＴＡ２１２及びＲＣ
ＶＡ２１４はＭＢＤからアドレス値をバイト書ロードす
ることができる。

ローディング後、これらのレジスタはメツセージの送受
信に際してバッファ２０４をアクセスするのにＭＢＣが
利用できる状態にある。ＸＭＡＴＡ　２１２はＭＢＤに
よって逆読みできないが、次の制約付きでＲＣＶＡ２１
４は逆読み可能である。即ち、ＲＣＶＡ２１４の内容は
適正メツセージ割込み（ＧＭ　Ｉ　）の直後の読取りに
おいてのみ有効である。このことは読取りに際してＲＣ
ＶＡ２１４が常に最も新しい受信メンセージのエンド・
アドレスを含んでいなければならない。

ワード・カウンタまたはＷＤＣＴレジスタ２１６もＷ−
バスからロードされる。その値はＭＢＣに、次の出メン
セージにおいてｌ／）＜つかのワードが送信されるかを
教える。ＷＤＣＴ２１６の減分はメツセージが送信され
るのに伴なってＭＢＣによって行なわれる。ＷＤＣＴは
ＭＢＤによって読取ることができない。

Ｗ−バス上の最後の２つのレジスタ２１８及び２２０は
それぞれスティタス及び命令レジスタである。これらを
ＣＭＳＴＡＴ２１８及びＣＭＣＭＤ　２２０と呼称する
。それぞれ８ビット幅であり、一般に、周辺装置である
かのようにＭＢＤがＭＢＣを制御することを可能にする
。極めて注目すべきこととして、ＭＢＣは冗長動作を行
なうためにＭＢＣ（このインターフェースにおけるすべ
てのレジスタ）をイネーブル／ディスエーブルすること
ができる。ただし、スティタスＯレジスタ２１８はいつ
でもＭＢＤによって読取ることができる。

８１８図左方に示すマイクロエンジン・シーケンサ２３
０については第１９図を参照して詳しく後述する。右方
にはそのいくつかはすでに説明した素子を示す。例えば
、第１２図との関連で上述したデジタル位相ロックルー
プ２２２及び第１１図に示した二相エンコーダ２２４で
ある。第１８図にはほかに、ドロップをトランシーバ７
２及びデータ・ハイウェイに接続する平形ケーブル２２
６との接続に使用されるオプトアイソレータ及びドライ
バを示した。

ＭＢＣの内部メカニックはデータ送受信の仕事に当てら
れる。これには２５６ワード・バッファ２０４から一度
に１ワードずつ並列データ拳メツセージを取出し、平形
ケーブル２２６で逐次送信しなければならない。ＭＢＣ
は同時的に入直列メツセージｅフレームを検知、受信し
、データを取出し、これを／へ・ンファ２０４に記憶さ
せねばならない。

このためＭＢＣはシングル・チ・ンプＨＤＬＣプロトコ
ル通信コントローラ２２８を利用スル。すでに述へたよ
うに、このコントローラとしてシグネチックス社または
モトローラ社のコントローラ（部品番号２６５２）を採
用することができる。このチップの主な目的の１つはバ
イトの同期化である。チ・ンブは受信データ流れ中にお
ける特殊なフラグ争キャラクタを認識することによって
前記の／＜イト同期を行なう。ＨＤＬＣはまた、各ドロ
・ンプごとに“モデム°′機能を行なう。即ち、／＜イ
ト幅のデータをビット直列のＮＲＺ形式データに変形し
、このＮＲＺ形式データは第１１図の回路によって出カ
ニ相データに変形される。入来二相データは第１２図の
回路によってＮＲＺデータに変換され、次いでＨＤＬツ
チップ２２８によりバイト幅データに変換される。

このチップ及びその関連データ・レジスタのすべては第
１９図に示す“マイクロエンジン′°またはマイクロシ
ーケンサ２３０によって制御される。マイクロエンジン
は３６個のタイミング／制御信号の制御、１６木のステ
ィタス入力線のテスト、及びマイクロ割込みとも呼称さ
れる８個のスティタス・リフエツト・フラグの優先割込
み構造を可能にする。

第１９図は２４ビツト舎マイクロワードの詳細を含めて
マイクロエンジンの詳細を示す。

第１９図のマイクロエンジンはＭＢＤのクロック・シス
テムから駆動され、正確にこれと同一タイミングで動作
する。採用されたバッファ・メモリ゛・アクセス方式に
鑑み、このことはシステム設計にとって重要である。

ＭＢＤもマイクロエンジンもバッファ２０４をランダム
・アクセスする。ただし、マイクロエンジンは次に２つ
の連続するアクセス（２つの読取りまたは２つの書込み
）を行なう。また、ＭＢＤは２つ以上の連続するバッフ
ァ・アクセスを行なうことを論理的に禁止される。もし
同時アクセスが起こると、ＭＢＤが高い優先順位を与え
られる。これにより、もしＭＢＤが同時的に（非同期的
に）バッファ２０４をアクセスしておれば、マイクロエ
ンジンによる２つのアクセスの少なくとも１つが有効と
なる。

マイクロエンジンは一度に１つずつ、７つの基本的シー
ケンス動作を行なう。即ち、１、送信開始 ２、メツセージ開始フラグのセツティング３、送信バッ
ファ・エンプティ・サービス４、送信八ツファ拳フル・
サービス ５、受信スティタスのチェック ６、送信サービスの終結 ７、リセットやシーケンス 最初の６つのシーケンスはどれもマイクロエンジンに対
して特定のマイクロ割込みが作用すると起動される。ル
ーチン（シーケンス）が終わるとマイクロエンジンが保
留ベクトルを“チェック″する。もし保留ベクトルが存
在すると、マイクロエンジンはサービス・ルーチンの（
ファームウェアにおける）適正アドレスまで直接的にベ
クトル飛越しする。

マイクロ割込みが存在しなければ、“遊び′。

状態に入る。この遊び状態の間、次のマイクロ割込みに
対する連続的なチェックが行なわれる。

マイクロエンジン（第１９図）の主要成分の１つが２９
．１１マイクロプログラム・シーケンサ２３０である。

これもアドバンスット・マイクロ・デバイシズ社の部品
である。２９１１　２３０はマイクロプログラムＲＯＭ
２３２に含まれているマイクロ命令に従ってシーケンス
動作するアドレス拳コントローラである。２９１１の２
つをカスケード制御することにより８ビツト・アドレス
を形成する。

２９１１シーケンサは出力アドレスを得るため下記の４
つのソースの１つから選択することができる。

１．１組の外部直接入力２３１（Ｄ） ２、（図示しない）内部レジスタに記憶されているＤ入
力からの外部データ ３、深さ４ワードのブツシュ／ポツプ−スタック２３４ ４、マイクロプロセッサ２３５によって処理された先行
の命令 ２９１１の出力がマイクロプログラムＲＯＭ２Ｂ５のア
ドレスを供給する。

ＲＯＭ２３２の出力は現時マイクロ命令ワードの各部分
を保持するパイプライン・レジスタ２３６〜２３８内ヘ
クロツクされる。

次の表はマイクロプログラム・ワード・フィールドの定
義を示す。

第１９図の残り部分は当業者に自明であろＣ９共用メモ
リ（ＭＢＳ） データ・ハイウェイ・コントローラ（ＤＨＣ）の第３の
主要成分はデータ・ハイウェイ共用メモリ（ＭＢＳ）カ
ードである。このカードは機能プロセッサをハイウェイ
争プロセッサＭＢＤとインターフェースさせる。

データ・ハイウェイ・コントローラＤＨＣの入／出力バ
ッファであり１機能プロセッサのための拡張メモリを提
供する。共用メモリ・カードはデュアル０ボート装置構
成ＲＡＭで３２に一１２８Ｋを有し、更に追加の１２Ｋ
を機能プロセッサ・メモリとして利用できる。デュアル
・ボード構成であるからＤＨＣ及び機能プロセッサが共
用メモリに同時アクセスしても干渉を伴うことはない。

共用メモリはその機能プロセッサが“関知状ｆ＠　（ａ
　ｗａｒｅ）”にあるデータ・ハイウェイ・コントロー
ラの一部に過ぎない。即ち、機能プロセッサがデータの
拠りところとする別のカードにほかならない。ＭＢＣだ
けがマルチパスと接続するにもかかわらず、マルチパス
・カード・ケージ９０（第６図）において、ＭＢＣ，Ｍ
ＢＤ、及びＭＢＳはそれぞれ１つのスロットを消費する
。即ち、データｅハイウェイ共用メモリはマルチパスと
接続している機能プロセッサと、ＭＢＣ，ＭＢＳ及びＭ
ＢＣが接続しているＤＨＣバスとの間の接続を行う。

共用メモリはいくつかの重要な機能を有す　−る。主な
機能として、機能プロセッサがハイウェイに出力すべき
データの記憶場所を提供する。このデータはハイウェイ
・プロセッサによって読出され、通信カードを介してデ
ータ・ハイウェイに送信される。同様に、共用メモリは
必要に応じて機能プロセッサが使用するためハイウェイ
・プロセッサによってハイウェイから取出されたデータ
を記憶する。

従って、機能プロセッサは通信のメカニックに柱意を払
う必要はなく、必要に応じて共用メモリからデータを読
出すか、またはこれを共用メモリに入力するだけでよい
。他方、ハイウェイ・プロセッサの仕事は機能プロセッ
サのニーズと命令を翻訳し、データ・ハイウェイを介し
てこれを実行することにある。

ＭＢＳカードは拡張マルチパス線上に構成されている。

ＲＡＭメモリやアレイは同じプリント回路盤上の１６Ｋ
または６４にダイナミックＲＡＭメモリを利用する。Ｍ
ＢＳの、デュアル番ポート部分を３２にバイトからｌク
ー８．バイトに拡張するには同−回路盤に必要なダイナ
ミンクＲＡＭメモリを追加すればよく、別設のシングル
・ポー）ＲＡＭの１２８には機能プロセッサ用として使
用することができる。

ＭＢＳ受信メモリは両インターフェース・ボートからリ
クエストし、適当なインターフェース・ボートと交信す
る。メモリ・リクエストがＭＢＤ及び機能プロセッサか
ら同蒔に受信される場合、ＭＢＤが機能プロセッサに優
先する。もしＭＢＤがメモリと交信中であり、機能プロ
セッサがメモリをアクセスしようとしている場合メモリ
・ロジックの一部がＭＢＤの“ホールド・メモリ゛′フ
ラグをテストし、ＭＢＤが完結するまで機能プロセッサ
の始動をロックする。ただし、バス使用中信号が作用中
ならこのロックは起こらない。

第２０図はデュアル拳ポート共用メモリのブロック・ダ
イヤグラムである。データ及びアドレスを共に含むＤＨ
Ｃバスは図面左側のＭＢＤボート２４０において供給さ
れ、機能プロセッサ・ポート２５０を含むマルチパスの
アドレス及びデータ線は図面右側に示した。アドレスは
一般に図面上部に示す素子によって処理され、データの
流れは図面下部を通過する。従って、ＭＢＤポート２４
０から受信されたアドレスはラッチ２４２にラッチされ
てＲＡＭ２４４をアクセスするのに使用され、入データ
はラッチ２４６にラッチされた後ＲＡＭ２４４に転送さ
れる。他方、ＭＢＤポート２４０を外方に通過するデー
タはラッチ２４８によってラッチされる・同様に、機能
プロセッサ・ポー）２５０から受信されるアドレスは受
信＠２５２に受信され、ＭＢＤＪ１能／リフレッシュ・
アドレス壷コントロール２５４を介してＲＡＭ２４４に
対するアドレスとなるのに対して、ＦＰポート２５０か
ら受信されたデータは機能データ受信機２５６にラッチ
された後、ＲＡＭに供給される。機能プロセッサーポー
ト２５０へのデータ出力はバイト出力コントロール２５
８を介して、マルチパス線を駆動するための機能データ
・ドライバ２６０に進む、ＭＢＤボート２４０の制御は
ＭＢＳ命令パスを介して伝送される下記の命令によって
行なわれる。

１、アドレスを増分し、読取れ ２、アドレスを増分し、書込め ３、現時アドレスで読取れ ４、現時アドレスで書込め ５、アドレスを増分し、ワードの下位半分にバイトを書
込め ６、現時アドレスでワードの上位半分にバイトを書込め ７、アドレスを増分し、読取り、ロックを解け ８、アドレスを増分し、書込み、ロックを解け ９、現時アドレスで読取り、ロックを解け１０、現時ア
ドレスで書込み、ロックを解け １１、アドレスを増分し、読取り、ロックせよ １２、アドレスを増分し、書込み、ロックせよ １３、現時アドレスで読取り、ロックせよ１４、現時ア
ドレスで書込み、ロックせよ２つのバイト書込み命令５
及び６を除きすべてのアクセスがワード・アクセスであ
る。

使用アドレスはＭＢＤによってロードされるＭＢＳアド
レス書ラクラッチ２２まれている。読取り命令後の第２
サイクルにおいて、ＭＢＤはＤＨＣパスへ読出されたデ
ータをイネーブルする命令を出力することができる。

アドレスφラッチ２４２はＤＨＣアドレス及びデータ会
バスを介してＭＢＤからアドレス信号を受信し、ＭＢＳ
がＭＢＤ宛であればこのアドレスをラッチする。アドレ
ス・ラッチ２４２は読取りにも書込みにも利用される。

メモリの書込み動作にはＭＢＤからのデータ情報がＤＨ
Ｃアドレス及びデータ・バスを介して受信され、ＭＢＳ
がＭＢＤ宛であればラッチ２４６にラッチされる。

メモリの読取り動作に際しては、ＭＢＳがＤＨＣをアド
レス及びデータのソースとする場合、ＭＢＳデータ参ア
ウト・ラッチ２４８を介してデータがＤＨＣアドレス及
びデータ・パスに伝送される。

ＦＰボート２５０はマルチパスを介して機能フロセッサ
とインターフェースする。マルチパル・アドレス線はバ
ッファ２５２を利用して受信される。

公知のように、マルチパス・データ線は受信及び送信に
際して受信機２５２及びドライブ２６０によってそれぞ
れバッファされる。

マルチパスからは下記信号が受信され る。

■、メモリ書込み命令 ２、メモリ読取り命令 ３、パス使用中 ４、バイト・ハイ・イネーブル ５、アドレス・ビットＯ 転送確認はこのパスで機能プロセッサに送信される信号
である。

ＭＢＳの２つのポートは各種の３ステイタス・ロジック
・レシーバのイネーブルを利用して多重化される。マル
チパスがメモリ・パスを制御する場合マルチパスのイン
ターフェース論理回路が内部ＲＡＭメモリと交信するこ
とができる。ＭＢＤがこのメモリ・パスを制御する場合
にはメモリ・ボードのＭＢＤ論理回路が内部ＲＡＭメモ
リと交信することができる。

以　下　余　白 ８、データ争ハイウェイープロセッサの動作 第２１図はデータ・ハイウーイ・プロセンサ（ＭＢＤ）
の動作を略示するフローチャートである。第２２．２３
及び２４図にそれぞれ詳細に図示するブロック３３７．
３３７Ａ及び３３８から成る。フローチャートの論理起
点はＭＢＤが３３０において２つの通信カードＭＢＣ７
２の１つから“適正メツセージ割込みパを受信する時点
である。この信号は２８０〜２８３に示すようにＭＢＣ
の７２によって形成される。２８０及び２８２において
開始及び終了フラグ（第７Ｃ図）が検知されると、２８
３において公知の態様でＣＲＣチェックが行なわれる。

ＭＢＤが３３０において最初にＧＯＯＤ　ＭＳＧを指示
するＭＢＣ７２からメツセージを取出す。従って両ハイ
ウェイ及び両ＭＢＣは常時オン・ライン状態にあり、い
ずれか一方を第１または第２と指定したりする複雑な切
換えを行なう必要のない冗長性が与えられる。

特に、本発明ではデータΦハイウェイである２木のケー
ブルの物理的位置を変えることができるから、例えば局
部的なノイズ発生源があっても、その影響を受けるのは
１本のケーブルだけである。

３３０において適正メンセージ割込みが受信されれば最
終メツセージが受信されたことを意味する力）ら、ドロ
ツプはアドレス・フィールドを増分し、かつ回復ハンド
拳オフ・メツセージを送信する必要がない。次いでＩ・
ロンゾは送信されたばかりのメツセージがみずからのメ
ツセージであるかどうかを３３１においてチェックする
。もしみずからのメツセージでなければ３３２において
、最後に受信されたメツセージがこのドロップに対する
ハンド書オフであったのかどうかをチェックする。即ち
、自ドロップの記号が最終受信メツセージのＡフィール
ドにあるかどうかをチェックする。もしなければ、デー
タ・ハイウェイ・プロセッサが３４２において、前記３
３０において゛適正メツセージ割込み°を検知した時の
動作状態に戻る。

記号が認識された状態で、３３３においてＤＨＣによっ
て行なわれる最初の動作はＣフィールドのＭビットを検
査することによりＴＤＭモード送信が行なわれるのかデ
モクラチック・モード送信が行なわれるのかを認識する
ことである。いずれの場合にも次のＡフィールドが３３
４において始めて形成される。即ち　バス割当て表に対
する指標であるＡフィールドは送信シーケンスにおける
次のドロップの正しい記号を提供するように増分される
。ここでもしＴＤＭモードに移行すると、後述する出力
バッファにおいて組立られる次のＴＤＭメツセージが３
３５から供給される。もしバッファ内にメツセージがな
ければ空のハンド・オフ、即ち、記号と開始及び終了バ
イトを含むだけのメツセージが３３６において送信され
る。

ＴＤＭモードにおける次の段階は次のＴＤＭメツセージ
の作成である。これについては第２２図を参照して詳し
く後述する。次いですでに受信されたデータが３３８に
おいて処理されるが、これについては第２４図を参照し
て説明する。最後に、出力バッフ７がすべてロードされ
、受信データがすべて処理された状態で、３３９におい
て準備操作を行なうことができる。この操作にはシステ
ム・クロック信号の維持、タイムキーパ間になんらかの
コンフリクトが存在する場合のバス割当て表に関する決
裁などの操作が含まれる。３　。

４０に示すように、プロセッサはブロック３３７に戻っ
て次のＴＤＭメツセージを作成する。なぜなら、ＴＤＭ
メツセージは機能プロセッサが次のＴＤＭメツセージに
おいてリポートすべきデータになんらかの変化があるこ
とを通告するごとに更新されるからである。これに対し
、次のデモクラチック・メツセージはこのような更新を
必要と１７ない。

送信すべきメツセージがデモクラチック−モードの場合
にもほぼ同様のプロセスが展開する。即ち、Ａフィール
ドが３３４において更新され、メツセージが３３５Ａに
おいて供給され、バッファ３３６にメツセージが存在し
なければ空のハンド・オフとなり、また、次のメツセー
ジが３３７Ａにおいて作成される。

適正メツセージ割込みがドロップ自身のメツセージと関
連することが３３１において確認された場合には３４１
においてドロップがタイマを１１０マイクロセコンドに
セントしてバス上に後続の活動が現われるかどうかを確
認する。もし現れれば、次のドロップが正しく記号を受
信したと考えることができる。もし現われなければ、ド
ロップは再びＡフィールドを増分することで次のドロッ
プへの記号を増分し、４３１Ａにいて回復ハンド拳オフ
・メンセージを送信する。この動作は指標がバス割当て
表を一巡して、送信中のドロップがおそらくエラー発生
器であることを指示するまで反復することができる。こ
の場合、問題のドロップはオフ・ラインすることができ
る。

もしタイマ活動が正しく検知されれば、ドロップは例え
ば３４２における割込み状態から再びそれ以前の状態に
戻る。

すでに述べたように、本発明システムの一部は冗長方式
で実施することができる。典型的な形として、冗長デー
タ・ハイウェイ同軸ケーブル、冗長通信インターフェー
ス及びトランシーバを設け、いずれもデータハイウェイ
・プロセッサがアクセスできるようにデータΦハイウェ
イΦコントローラψバスニフィートする。通信インター
フェース（ＭＢＣ）は上述のように受信される各メツセ
ージのＣＲＣフィールドをチェックし、メンセージが正
しくデコードされておればこれを取除く。通信インター
フェースはこうして上述の゛適正メンセージ割込み°を
形成する。従って、最初に適正メツセージ割込みを提供
するトランシーバがデーターハイウェイ・プロセッサに
よってアクセスされるから、これは有用な特徴部分であ
る。両方のトランシーバは常時オン・ライン状態にあり
、両方のデータ・ハイウェイは従来技術において多く見
られるように一方を主ハイウェイ、他方を副ハイウェイ
、または一方を一部ハイウェイ、他方を二次ハイウェイ
と指定するのではなく、交換自在に使用される。従って
、双方が連続的に使用され、同期上の問題、メツセージ
消失などの原因となる一方から他方への明確な切換えを
伴わずに利用できる。一方の同軸ハイライにおけるラン
ダム・エラーは他方の同軸ハイウェイにおけるランダム
・エラーと同時に発生しないのが普通であるから、この
方式はシステムのビット誤り率をも高める。

Ａ、ＴＤＭモード惨メツセージの形成 すでに述べたように、第２２図は次のＴＤＭメツセージ
の形成を示す。先ず３４３における、１／１０秒インタ
ーバルに送信したいポイントを指示するローディング・
バーｙＪ−夕を考察する。いくつかのポイントは共用メ
モリのデータ定義表（Ｄ　Ｄ　Ｔ）の１／１０秒起点部
分から転送され（第２９図）、同様に３４４において、
“１秒データ″即ち、毎秒送信されるデータは通信バッ
ファに対するＤＤＴの１秒起点部分から転送される。従
って、例えば上述した記′号の検知と同時に出力バッフ
ァから転送される任意のメツセージはフィードバック拳
ルーズに使用されるプロセス制御変数値のような１７１
０秒インターバルで転送されるデータと、急速には変化
しないかまたはＣＲＴ図形更新だけに必要な値などのよ
うに１秒インターバルで送信される通常は比較的少数の
可変値とを含む。

Ｂ、デモクラチック・モード・メツセージの形成 第２３図は次のデモクラチック・モードやメツセージの
形成プロセスを示す。ワン・ショット中メツセージが要
求されているのか、リクエスト／変更または通常メツセ
ージが送信されているのかを確認するため、３４５にお
いて、ＤＤＴフラッグ・フィールドのＯビットがチェッ
クされる。このビットがセットされておれば、３４６に
おいてワン・ショット・メツセージが送信されるはずで
あり、必要なワン中ショット・データが３４７において
共用メモリからＭＢＣ出力バッファに送信されるだけで
ある。３４８においてこのバッファがフル状態なら、処
理は停止する。フル状態でなければ、３４９に示すよう
にいくつかのメツセージを送信しなければならない場合
、起点フラグ・ブロック３４５が再びアクセスされる。

もしフラグ・フィールドロビットがセットされていなけ
れば、Ｒビット３５０をめてＤＤＴ中の受信ポイントが
操作される。セットされているならば、リクエスト／変
更メツセージが３５１において送信されることを意味し
、リクエストを送信したドロップによって要求されてい
るデータが３５２において出力バッファに送信される。

もしバッファがフル状態なら、３５３にいて処理が停止
し、フル状態でなければ再びブロック３４５がアクセス
される。

最後に、もしＲビットが３５０においてセントされてい
なければ、通常メツセージが要求されたことになる。機
能プロセッサが３５４において送信すべき通常メツセー
ジを出力ＦＩＦＯに送った場合、プロセッサはこの出力
ＦＩＦＯをチェックする。この場合、メツセージは３５
５において出力バッファに転送される。ここでも、バッ
ファがフル状態なら処理は停止し、フル状態でなければ
ブロック３４５が再びアクセスされる。

Ｃ９受信メツセージの処理 ＭＢＤ動作の優先順位としては、先ずＴＤＭメツセージ
が残らず作成されていることを確かめ、次いでデモクラ
チック・メツセージが残らず作成されていることを確か
め、最後に受信メツセージをすべて処理する。従ってデ
ータ・ハイウェイの動作が受信メツセージの□復号など
のために中断されることはあり得ない。このことも本発
明の分布形処理システムの利点である。システム全体の
動作を中断する必要はなく、ハイウェイはドロップにい
かなるエラーが発生しても、これに関係なく動作を持続
する。

以下、第２４図を参照して本発明システムによる受信ワ
ードの復号方法を説明する。

３００において最初に行なわれる動作はワードの制御フ
ィールドまたはＣフィールドの検査である。３０１にお
いてＭビットがセットされているなら、時分割多重化モ
ードにあることを意味する。次にプロセッサが３０２に
おいてデータ認識アレイ（ＤＲＡ）中からシステム識別
子（Ｓ　Ｉ　Ｄ）を探索する。　゛もし識別子が存在す
れば、メツセージの内容がこの特定ドロップと関連性を
持つことを意味する。もしＳＩＤが見つからなければ、
例えば３０３においてアラーム・チェックをアクセスす
ることができる。これについては後述する（第２８図）
。もしＳＩＤがＤＲＡ中に存在すれば、３０４における
ＤＤＴ表の探索によってデータの正しい位置が確認され
る。次いで３０５においてデータがＭＢＳの該当場所に
記憶され、作動中のタイマが３０６においてリセットさ
れる。このタイマは特定データ・ポイントの更新間の時
間を測定するのに利用され、また、（状態ワード中のビ
ットを介して）機能プロセッサに、特定値がすでに無効
であることを知らせる。次に３０７においてスティタス
・ワードの変化を送ることによって行なわれる。

３０９においてメツセージの次の要素にアクセスする。

データ・ワードがアナログかデジタルかを確認するため
ＳＩＤのビット１５を検査する。もしデジタルなら、第
８ｂ図に関連してすでに述べたように、スティタス・ワ
ードだけが関連性を持ち、もしアナログなら、２ワード
であるアナログ値（第８Ｃ図）と同様にスティタス・ワ
ードも関連性を持つ。従って、次のＳＩＤを探索する前
にスキップすべきバイト数をめるのにＳＩＤのビット１
５を利用する。

“ｌ揃い′°かどうかを確認するため各ＳＩＤをチェッ
クすることにより、３１０において各送信の最終ＳＩＤ
が検知される。プロセッサに最終ＳＩＤが存在したこと
を確認する手段を与えるため、ＣＲＣチェック後にＭＢ
Ｃによりこのワードが挿入される。

Ｍビットがセットされていなければ（３００）、３１１
においてデモクラチック・モードが処理される。ここで
もデータ舎ワードがローカル・プロセッサに関係がある
かどうかを確認するため３１２において、ＤＲＡ中にＳ
ＩＤが探索される。いかなる種類のデモクラチック・メ
ツセージが受信されたかを確認するため、３１３におい
てＳＩＤの次の２つの上位ビットが検査される。ビット
１５が１なら、これは３１４においてワン昏ショットΦ
メツセージであることを意味し、ワン・シゴットのＡＡ
フィールド（第８図）中のデータが３１５におけるＤＤ
Ｔに対する探索によって決定されるＭＢＳ中の場所に記
憶される。次いで３１６において次の記述事項が処理さ
れる。

ビット１５がＯなら、デモクラチック拳モード・メツセ
ージが起点３１７に対する通常メツセージまたはリクエ
スト／変更メツセージであることを意味する。３１８に
おいてプロセッサがＤＤＴを探索することにより、メツ
セージ中に指定されている起点であるかどうかを確認す
る。もしそうでなければ、メツセージは全く関連性を持
たず、次の記述事項が３１９において処理される。もし
該当の起点ならば、ピッ）１４をチェックすることによ
り、メツセージがリクエスト／変更メツセージか通常メ
ツセージかを３２０において確認する。もしビット１４
がセットされておれば、メツセージが通常メツセージで
あり、３２１〜３２２において入力ＦＩＦＯに送られる
。ピッ）１４がセットされていなければ、メツセージは
３２３においてリクエスト／変更メツセージまたはワン
・ショット・メツセージである。ワード会カウントがＯ
なら、リクエストは３２４におけるワン・ショットに対
するリクエストであり、フラグＤＤＴフィールド中のワ
ン・ショット・ビット０が３２５においてセットされる
。カッコ３２６内に記述したように、フラグ・フィール
ドＤＤＴ中にＯを検知すると、ＭＢＤは第２３図に関連
して述べたように送信のためメツセージを作成する。

ワード・カウントがＯでなければ、３２７に示すように
メツセージがリクエスト／変更メツセージであることを
意味する。次に変更すべきデータの位置をめるため変位
フィールドが利用され、ＡＤフィールド・データが３２
８において新しいデータを示す。３２９において次の要
素が処理される。

９、クロック制御−詳論 分布形データ処理システムにおいては、あとで重要であ
ると判明する事象を歴史的に分析できるようにシステム
をクロック制御する手段を設ける必要がある。即ち、回
路遮断器が引はずし状態にあると仮定する。この引はす
しの原因を確定するため、回路遮断器の引はずしに至る
事象を再構成しなければならない。従って、種々の事象
間に正確な相関性を確立するため各ドロップにおけるデ
ータを同期させる必要があることはいうまでもない。

例えば、各ドロップに簡単な水晶発振器を使用すると、
温度変化などを伴なう経時変化によって個々のクロック
に異なる影響が現われる。そこで本発明の１つの特徴と
して、各１００ミリセコンドのタイム・フレームの終り
に全システム中の各ドロップのクロックを同期させる。

それぞれのローカル・ドロップがマスター命クロック信
号をコピーし、各ドロップの内部クロックを調整するこ
とによってその値を反映させる。こうしてシステムは反
復的に同期される。

第２５図はこの同期の態様を示す。デモクラチック・モ
ードの終りに近い時点で、このモードで送信すべき最終
メツセージが検知される。この検知は各ドロップに設置
されたｌＯＯミリセコンド内部タイマーの時間切れによ
って行なわれる。（内部タイマーは最悪の場合でも各１
００ミリセコンド周期内の正確な時間に対する狂いが２
５０マイクロセコンドである程度の精度を持つ）。最終
メツセージが送信される場合、制御フィールドの１１　
Ｕ　ＩＴビットが３１６のおいてセットされ、３６２に
おいてメツセージが送信される。

ドロップが３６３においてＵビットを検知すると、ドロ
・ンプは時分割多重モードが始まろうとしていることを
検知し、３６４において各ドロップが内部クロックの“
スナップショットパを撮る。即ち、このために各ドロッ
プは内部クロックの現時値をレジスタに記憶させる。タ
イムキーパはＴＤＭモードで送信する最初の３つのドロ
ップであり、みずからのクロック値、即ち、スナップシ
ョットの結果を３６５において送信する。この値は８　
タイムキー　ハによって送信されるメツセージ・フレー
ムの制御フィールドの後に挿入される。タイムキーパ・
ドロップはそれぞれに割当てられた局部的な処理機能を
実施する際に送信する“普通°′データのほかに、制御
ワード中に現われるＳビットをタイムキーパＡ、Ｂ及び
Ｃに対してそれぞれ０１．１ｏ及び１１にセットするこ
とによりスナップショットを送信しようとしていること
を指示する。タイムキーパを含むすべてのドロップ力３
６６　ニおいて隣接の２つのタイムキーパのスナップシ
ョット値を平均し、それぞれの内部クロックを３６７に
おいて調整してこの乎均値に一致させる。３６８に枠お
いて、ＴＤＭモードが継続される。即ち、タイムキーパ
に続く次のドロップがそのデータを送信する。

好ましい実施例では、内部クロックが精度を高めるため
１ミリセコンド及び１２５マイクロセコンドのクロック
を含む。

以　下　余　白 １０、バスの割当て 当然のことながら、必ずしも各ドロップの１／ｌ　０秒
ごとに送信すべきデータ量が同じであるとは限らない。

データによっては他のデータよりも頻繁に送信しなけれ
ばならないことも明白であり、急速に変化し、フィード
バックφループで利用されるプロセス変数値に関するデ
ータなどがその一例であり、当然頻繁に送信する必要が
ある。頻繁には変化しないその他のデータはそれほど頻
繁に送信しなくてもよい。本発明の好まいし実施例では
、あるデータは１秒間隔で送信され、他のデータはｌ／
１０秒間隔秒間性される。また、各ドロップにはＴＤＭ
モードにおけるデータ送信のための複数タイム・スロッ
トを設けることができる。即ち、多くの場合、１００モ
リセコンドに１同格行の頻度でドロップがデータ・ハイ
ウェイにアクセスし、そのつど異なるデータを送信する
シーケンスを決足するバス割当表に所与のドロップを見
出すことができる。

第２６ａ及び２６ｂ図はこれを示す。第２６ｂ図はデモ
クラチック・モードでもＴＤＭモードでもほとんど同じ
であるバス割当表の１つを示す。いずれのモードでも、
簡単なポインタ、即ち、各ワードのＡフィールドがバス
割当表中のスロットを指すから、割当表中のこのスロッ
トに位置するドロップはすべて次に送信するドロップで
ある。図から明らかなように、いくつかのドロップが複
数回にわたて現われる。従って、これらのドロップは各
１００ミリセコンド周期内の異なる時点に異なるデータ
を送信するドロップである。

第２６ａ図は単一　ドロップにより逐次的に送信される
データの一例を示す。例えば最初の１００ミリセコンド
のタイム・フレームの第１スロツトにおいて、データ項
目Ａ、Ｂ、Ｃ及びｂが送信され、同じ１００ミリセコン
ド・タイムｅフレームのＴＤＭ部分のスロットにおいて
項目ｘ、ｙ、ｚ及びＷが送信される。次の１００ミリセ
コンド・インターバルに項目Ａ、Ｂ、Ｃが第１スロツト
において繰返され、Ｘ、Ｙが第２スロツトにおいて繰返
される。ただし項目Ｅが項目りに代わり、この両項目Ｕ
及びＶがＺ及びＷに代わる。第３スロツトにおいて、Ｆ
がＥに代わり、Ｐ及びＱがＵ及び■に代わる。このよう
な送信が１０回行なわれ、１秒が経過すると、第１イン
ターバルにおいて送信された値、即ち、Ａ、Ｂ、Ｃ，Ｄ
及びこれに続＜ｘ、ｙ、ｚ、ｗが繰返される。

従って、第２６ｂ図のバス割当表はきわめて重要な情報
部分である。どちらの表も各ドロップによって記憶され
、タイムキーパによって絶えず更新される。各ドロップ
は２つのバス割当表の１／８をデモクラチック・モード
・メツセージの１つにおいて毎秒送信する。従って、各
ドロップのメモリにおいて８秒ごとにバス割当表が全面
的に更新される。受信されたバス割当表に異議があれば
ドロッゾがこれについて゛投票パする。即ち、通常はタ
イムキーパの２つが同意し、第３のタイムキーパが無視
される。

デモクラチック・モードにおいては１００ミリセコンド
周期の残り部分が埋まるまでバス割当表が繰返し循環さ
れるが、時分割多重モードはバス割当表が一巡されたと
ころで終了する。

ｉｉ、制御フィールド 各メツセージ・フレームの制御フィールドの利用につい
てはすでにいくつもの箇所で言及した。以下のこの問題
を１つの特定場所に関して検討する。

第２７図は、１つの１００ミリセコンド周期における制
御フィールド・ビットの変化例を示す。時分割多重化モ
ードを図の左半分に、デモクラチック令モードを右半分
に示す。制御フィールドは時分割モードの開始時にアド
レス・フィールドのＤ″で始まる・これは最後に送信さ
れるデモクラチック・モード・メツセージのバス割当表
における位置に対するポインタである。この時、制御フ
ィールドはＸｌ１００ＯＯＩとなる。ＴＤＭモードがす
でに始まっているから第２の即ち、Ｍビットがセットさ
れる。第３の、即ち、Ｔビットは次のメツセージのモー
ドを指示する。次のメツセージ群はすべてＴＤＭである
から、このビットはセットされたままである。Ｓビット
はＯｌである。これは第１ＴＤＭメツセージであるから
、タイムキーパＡがそのスナップショットを送信する番
である。次の２つのメツセージにおいて、タイムキーパ
Ｂ及びＣが送信すると、Ｓビッ−トはｌＯに、更に１１
になる。

各送信ごとにアドレス・フィールドが増分され、値“’
ＴＤＭ”に達するまでポインタがバス割当表に従って移
行する。なお、前記値“Ｔ　Ｄ　Ｍ　”はバス割当表中
の最高番号ドロップに対応するポインタの値である。こ
の値に達すると次のメツセージはデモクラチックモード
であるから、Ｔビットはセットを解かれる。ここで（ｉ
　Ｄはアドレス争フィールドとなるから、デモクラチッ
ク・メツセージは終了位置をピックアップすることがで
き、デモクラチック・モードが始まる。図の右半分から
明らかなように、メツセージのモードはもややＴＤＭで
はないからＭフィールドはＯとなる。再び送信が継続し
、アドレス争フィールドを増分することでバス割当表に
従って進行する。図から明らかなように、Ｔ及びＵビッ
トは図示の例の場合アドレス拳フィールド２を有する最
終デモクラチック・フレームの制御バイトにおいてセッ
トされる。

制御フィールド中の他のビットを簡単に説明すると次の
通りである。Ｐは組合わされたＡ及びＣフィールドのパ
リティを示すパリティ・ビットである。その値をＸとし
て図示したが、ここではアドレス及び制御フィールドは
限定されない。即ち、“Ｄパ“ＴＤＭ”′またはＮ゛′
が現われる。Ｈビットはデータ・ハイウェイｅコントロ
ーラによってセットされ、この特定メツセージが先行の
ハンド・オフが回答を得られないための回復ハンド・オ
フであることを指示する。即ち、各データ・ハイウェイ
・コントローラはみずからのメツセージ送信く続くメツ
セージを探索し、検知しなければアドレス−フィールド
を増分してそのメツセージを再送信し、この再送信がＨ
ビットをセットすることによってなされることを指示す
る。このことはタイムキーパに関連して−Ｌ述したが、
タイムキーパもまた、ハイウェイが長時間にわたって非
作動状態のままである場合、第１タイムキーパによる送
信と共にバスをバス割当中の所定ポイントから、多くの
場合ＴＤＭモードの開始点で再始動する。Ｒビットのセ
ットは上述のような異常に長い非作動状態を検知し、こ
のメツセージでバスを再始動するタイムキーパであるこ
とを示す。

１２、アラーム・ハンドリング 既に述べたように、本発明ではあるデータは反復送信さ
れるが他のデータはワンショット中リクエストなどによ
るリクエストに基づいて送信される。また、データに関
して他のドロップの注意を喚起することが望ましい場合
もある。例えば、人／機械インターフェースとして構成
されたドロップの場合がそれである。その典型的な例が
ビデオ表示データ端末装置であり、制御下にあるプロセ
ス中の測定場所と共に種々の変数値を表示するのに使用
することができる０通常はオペレータがモニタすべき特
定のプロセス部分を選択すると、局部ソフトウェアが対
応のデータ認識アレイを作成し、以後ＤＨＣはシステム
ＩＤをデータ認識アしくの記憶値と比較することによっ
て認識されるポイントだけをハイウェイから選択する。

ただし、オペレータには例えばプロセス中のどこかでア
ラーム限界を越えたとの指示をも提供しなければならな
い。そこで各メツセージはアラーム限界を越えたかどう
かをも指示するスティタス・フィールドをも含む［分布
形プロセッサ制御システムに中央コンピュータを避ける
べき理由がたくさんあるにもかかわらずデータ・ベース
全体へのアクセスが容易であるため中央メモリに直接ア
クセスする中央コンピュータの周辺装置としてオペレー
タ端末装置を構成した代表的な公知システムと比較され
たい］。上記スティタス・メツセージはそのＳＩＤがＤ
ＲＡ中にあるかどうかを各ドロップによって検査され、
オペレータが常時アラーム状態を知ることができるよう
に適当な処置がとられる。

第２８図はアラーム処理段階を示す。３７０において、
データ・ハイウェイのノー２セージからシステムＩＤ　
ＳＩＤが検索される。

ＳＩＤが発見されたら、メツセージのスティタス番ワー
ドが３７４において、記憶されているスティタス・マス
クとのＡＮＤ演算することで先行スティタス番ワードと
比較される。なおこのスティタス・ワードは問題のデー
タ・ポイントに関してあらかじめ受信さ能プロセッサに
よるアクセスのためスティタスＩＤがＭＢＤの新しい状
態変化ＦＩＦＯに組込まれる。変化がなければ、上述の
ような通常のメツセージ処理が行なわれた後、３８１に
おいて次のスティタスＩＤがアクセスされるだけである
。もしスティタスＩＤがＤＲＡ中に存在せず、かつステ
ィタス・ワードのビット７がセットされていて、３８２
において、１つのポイントがアラーム状態にあることが
指示されると、３８４においてスティタスＩＤがコピー
されてアラームＦＩＦＯとなり、これに機能プロセッサ
によって定期的にチェックされる。さもなければ次のＳ
ＩＤがアクセスされるだけである。１つのポイントがア
ラーム状態にあることが判明すると、機能プロセッサが
次のような一連の動作を行なうのが普通である。先ずア
ラームＦＩＦＯをアクセスし、起点ドロップによるアク
セスが行なわれるように３８６においてハイウェイに対
してワン豐ショット・リクエストを送信すると、起点ド
ロップがアラーム状態のポイントに関するすべての追加
情報を３８８において送信し、ドロップは３９０におい
て前記ポイントに関するあらゆる属性を供給される。こ
の属性はオペレータ端末装置のモニター・スクリーンに
表示され、どのポイントがアラーム状態にあるかを指示
する。現実値及びこれと比較される限界のほかに、例え
ば前記ポイントの英語表示識別子も表示できる。いつく
かのドロ・ンプがワン会ショット・メツセージを送信す
るかに関係なく、すべてのドロップがエラー状態のポイ
ントに関するあらゆる情報を同時に提供される。このこ
とは個々のメツセージを別々に確認し、これに応答しな
ければならないシステムとは対照的である。

１３．共用メモリの構成 第２９図は本発明の共用メモリ・システム３９１の構造
を示す。構成の目的は例えば入データ・レコード３９２
を、機能プロセッサが利用すべきデータ部分を含んでい
るかどうか確認するため容易に検査できる手段を提供す
ることにある。次いでメツセージをその構成部分に分断
して正確な意味を確定すればよい。例えば各メツセージ
３９２の一部としてシステムＩＤを設け、データ認識ア
レイ（ＤＲＡ）３９４をアクセスするのにこれを利用す
る。もし非ゼロ欄があれば、連携の機能、プロセッサが
このデータ部分に関与することを意味する。次いでＤＲ
Ａ３９４に配置された値゛ローカルＩＤ”を利用して、
フラグ及びデータ・フィールド・サイズ情報を含むデー
タ定義表（ＤＤＴ）３９６をを素中する。

データ定義表３９６にはデータ・レコード３９８自体が
記憶されている共用メモリ中の場所を指示するポイント
も記憶されている。レコード３９８は各ポイントのステ
ィタスＩＤ、その他、限界値、英語記述のほか、関連属
性などを含む。アラーム状態のポイントのシステムＩＤ
は別にアラーム・バッファ３９９に記憶させることがで
きる。

結論 以上数々の新規技術を採用する分布形プロセス制御シス
テムを説明した。新規技術には混合モードデータ送信方
式の採用が含まれ、この方式では各サイクルの一部を時
分割多重動作に使用し、この多重モードにおいては各デ
ー“夕取得または制御、ドロップが接続線を介して反復
データを送信する機会を与えられ、各サイクルの残り部
分、即ち、′デモクラチック゛動作モードではその他の
命令、データ・リクエストなどを送信することができる
６個々のデータ取得部が局部プロセッサにとって重要な
データを選択してこのデータをハイウェイに供給する第
１プロセツサを含み、ハイウェイは第２機能プロセッサ
または第３、第４などその他の機能プロセッサと協働し
てその場所に必要なプロセス制御入／出力などあらゆる
機能を実行する。この２つは」二連のように多大の利点
を有するデュアル・ポート共用メモリを介して互いにイ
ンターフェースする。処理機能をこのように分布させる
ことによりシステム全体に全く透過性のデータ・ベース
が与えられ、中央または上位　ｌコンピュータを採用す
る公知システムに見られた必要条件は解消される。信頼
性、モジュール方式、理解し易くかつ使用し易いことな
ど多くの長所を持つが、恐らく最も重要な長所は分布さ
れた処理機能の一部が作動しなくてもシステムが動作で
きることであろう。

システムはデータ取得部として構成された３つのタイム
キーパによって同期され、クロック制御線などのような
信号線を別設する必要はなく、別々のデータ取得ポイン
トを蛇行状に接続する単一の簡単な、かつ構成の容易な
冗長同軸ケーブルだけでよい。本発明システムにおける
データ送信に二相符号化法を利用すること、また、この
二相コードを位相ロックループ回路によって下位部分に
分割し、これらの下位部分を重み付けすることにより情
報受信の正確さを記することも説明した。

【図面の簡単な説明】

第１図は本発明の分布形プロセス制御システムを採用す
る工場の想像上の切欠き斜面図、第２図は本発明のプロ
セス制御システムのより詳細な切欠き斜面図、第３図は
本発明システムを構成するプロ・ンクの図、第４図ｔま
典型的なドロップを構成する成分を示すブロック・ダイ
ヤグラム、第５図は冗長／＼イウェイ成分の使用を示す
典型的ドロップの詳細図、第６図は典型的ドロップ図の
物理的構成因、第７ａ、７ｂ及び７０図から成る第７図
は典型的なデータ・ハイウェイ送信ブロック及びメツセ
ージの構成図、第８ａ〜８ｄ図から成る第８図は伝送さ
れるデータ・メツセージの構成図、第９図は種々のデー
タ・符号化法を示す一連の曲線を含む図、第１０図は本
発明に利用されるデータや符号化技術及びメツセージ・
プロトコルを示す一連の曲線を含む図、第１１図は本発
明で採用される二相符号化方式を実施する回路の回路図
、第１２図は二相符号化されたデータを正しく復号する
ために使用されるデジタル位相ロックループ回路の回路
図、第１３ａ−１３ｅ図から成る第１３図は二相データ
重み付は方式を示す波形図、第１４図は種々のドロップ
を互いに正しく同期した状態に維持するためのクロック
制御論理の説明図、第１５図はデータ・ハイウェイ・プ
ロセッサ（ＭＢＤ）のブロック・ダイヤグラム、第１６
図はデータ・ハイウェイ・プロセッサ（ＭＢＤ）に使用
するマイクロプロセッサのブロック書ダイヤグラム、第
１７図はデータ・ハイウェイ・プロセッサ（ＭＢＤ）に
使用する随伴マイクロシーケンサ・ユニットのブロック
・ダイヤグラム、第１８図はデータ・ハイウェイ通信回
路（ＭＢＣ）のブロック・ダイヤグラム、第１９図はデ
ータ・ハイウェイ通信（ＭＢＣ）カードにおけるマイク
ロエンジンのブロック・タイヤグラム、第２０図は機能
プロセッサとデーター・ハイウェイ・プロセッサ・ユニ
ッ）・との間の通信に使用されるデュアル・ボート共用
メモリのブロック・ダイヤグラム、第２１図はＭＢＣ動
作シーケンスの全体的なフローシート、第２２図は第２
１図に示したブロックを補足するＴＤＭメツセージ作成
に関するブロック・ダイヤグラム、第２３図はデモクラ
チック・メツセージの作成態様を示す、第２１図のブロ
ク・ダイヤグラムを補足するブロック・ダイヤグラム、
第２４図は受信メツセージを復号する態様を示す、第２
１図のブロック管ダイヤグラムを補足するブロック番ダ
イヤグラム、第２６ａ及び２６ｂ図から成る第２６図の
うち第２６ａ図は所与のドロップにより１００ミリセコ
ンドのインターバルで行なわれる数個のメツセージを送
信シーケンス及び実際の送信されるメツセージに起こり
得る変化の態様を、第２６図はバス割当表の一例をそれ
ぞれ示す図、第２７図は時分割多重化モード及びデモク
ラチック＄モードにおける制御フィールドの変化態様を
示す図、第１８図はスティタス・ワード・アラーム・ビ
ットの利用態様を示すフローシート、第２９図は共用メ
モリの構成図である。 −Ｉ々・ｊ　ヨ２１、う５，４ ど −」ｒυ、４ １：ｂト　セーＦ′ −二ｒ々、６ −ｒ〜、９ 的府 ７”々、ｉ。 Ｔで６Ｎ −Ｊうｇ、Ｉ２ ”　０１２０３２０００１００３２００包　［：８６ ＼ し−−−−−−−−ＶＦ−−−−−」 Ｆυ、１３ −）”ｊ！；Ｉ−１’ デ゛−９Ｗえｔ アハスＮ吠１７２ エユユ：＞１２−　ｅ−ｚ旨−９大、　隙　′す□ルＶ
馳−（し・７ｚ入 −ｊ［υ、ｉｙ −１５分、２５ −」ｒυ、２６ａ Ａ−、イ、シ１′　バ・λや１セ１ｉ ） 一ノ”：ｊｇ、２７ そｉ ■− Ｙ １７９２８ 第１頁の続き ■Ｉｎｔ、Ｃ１，’　識別記号　庁内整理番号Ｇ　Ｏ６
Ｆ　１５／１６　Ａ−６６１９−５Ｂ優先権主張　０１
９８坪６月２９日［相］米国（Ｕ　Ｓ）［株］５０８９
５１０発　明　者　ウオレン・アルバー　アメリカ合衆
国、・トφニドブラッド　フィールド・ドラ ＠発明者　ドナルド・ジエイム　アメリカ合衆国、・ス
拳ジョンズ　ギャリー拳ドライ ＠発　明　者　デビット・マイケル・　アメリカ合衆国
、・オラベツ　ラド・ドライブ　！ ペンシルベニア州、ピッツバーグディアイブ　１５６ ペンシルベニア州、ピッツバーググレング　６１０ ペンシルベニア州、ピッツバーグカーウふＯ９ 手　続　補　正　書　Ｃｊ５　句 １．事件の表示　昭和５９年特許願第１３６４４１号２
、発明の名称　分布形プロセス制御システム３、補正を
する者 事件との関係　特許出願人 住　所　アメリカ合衆国、ペンシルベニア州、ピッツバ
ーグ。 ゲイトウェイφセンター（番地ナシ） 名　称（７１１）　ウェスチングハウス・エレクトリッ
ク・コーポレーション 代表者　ジェイ・ビー・フ７−カソン 国　籍　アメリカ合衆国 ４、代理人 住　所　神戸市中央区京町７６の２番地入江ビルウェス
チングハウスΦエレクトリック・ジャパン７、補Ｃ（７
）内容　１．明細書第１６１頁２行、「第２６ａ」の前
に「第２５図はシステム−クロックが全て更新される時
の、タイムキーパの送信シーケンスを示す図、」を挿入
する。 ？、明細書第１６１頁７行、「第２６図」を［第２６ｂ
図」に訂正する。

Claims (1)

1. 【特許請求の範囲】 １、それぞれの場所に設置した複数のプロセッサと、前
   記プロセッサに並列接続されたデータ嗜ハイウェイと、
   前記データ・ハイウェイへの前記プロセッサのアクセス
   を順次行なわせる回路とから成り、前記プロセ・ンサの
   各々はアクセスする時に限り前記ノ＼イウェイへメツセ
   ージを送信する回路と、前記プロセッサの場所で局部的
   な制御動作に利用できるように他のプロセッサにより前
   記ハイウェイへ送信された選択メツセージを記憶する記
   憶回路とを有することを特徴とする分布形プロセス制御
   システム。 ２、前記記憶回路は、関連するデータを識別する識別子
   を記憶する回路を含むことを特徴とする前記第１項記載
   のシステム。 ３、前記プロセッサ各々には、そのプロセッサが前記関
   連データを選択し記憶するかどうかを決定するために前
   記識別子と記憶された識別子データを比較する比較器が
   設けられていることを特徴とする前記第２項記載のシス
   テム。 ４、前記送信回路は、関連データに対応するステータス
   ・ワードを発生する回路より成り、前記ワードは前記関
   連データに関する追加情報を有することを特徴とする前
   記第１．２または３項記載のシステム。 ５、前記プロセッサの各々は、前記関連識別子とは独立
   に他のプロセッサから送信された前記ステータス・ワー
   ドを検査する回路を有することを特徴とする前記第４項
   記載のシステム。 ６、前記ハイウェイへの他のプロセッサによるデータ出
   力をコピーするコピー回路と、前記ハイウェイと少なく
   とも１つの被制御システム・ポイントとの間をインター
   フェースするインターフェース回路とを含み、前記プロ
   セッサの各々は他のプロセッサにより前記データ・ハイ
   ウェイへのデータ・メツセージ出力を検査してそのプロ
   セッサがその局部動作のために特定のデータ項目を必要
   とするかどうかをチェックする検査回路と、局部動作に
   関連ある選択データをコピーする第１のプロセッサと、
   前記選択データの関数として局部動作を制御する第２の
   プロセッサと、前記プロセッサの各々の前記第１及び第
   ２のプロセッサをインターフェースすべく結合されたデ
   ュアル・ポート・メモリとを有し、前記第１のプロセッ
   サは前記第２のプロセッサがその局部動作制御のために
   用いる前記データにアクセスできるように前記選択デー
   タを所与の構成に従って前記メモリに記憶させる記憶回
   路を含むことを特徴とする前記第２項記載のシステム。 ７、以前の最後の送信以来システムやポイントに対応す
   るデータが変化した時に限りコピー及び記憶のためデー
   タを選択する手段を有することを特徴とする前記第６項
   記載のシステム。 ８、前記記憶回路に接続された機能プロセッサは、局部
   的に制御されるプロセスの制御に用いるために前記記憶
   回路から前記選択データを検索する検索回路を有するこ
   とを特徴とする前記第１項記載のシステム。 ９、時分割多重回路を有し、前記機能プロセンサは前記
   記憶回路を介して前記データ・ハイウェイ・プロセッサ
   と通信するための通信回路を有することを特徴とする前
   記第１項記載のシステム。 １０、前記データ・ハイウェイは複数のデータ・ハイウ
   ェイ・ケーブルより成り、前記プロセッサの各々は前記
   ハイウェイへの冗長接続のだめの複数の通信インターフ
   ェースを有することを特徴とする前記第１〜９項のうち
   任意の１項に記載したシステム。 １１、前記１択手段は、他の全てのドロップからの全て
   のデータ・メツセージを検査し前記メツセージの出所に
   関係なくデータを選択する手段より成ることを特徴とす
   る前記第８項記載のシステム。 １２、前記プロセッサは前記ハイウェイへ並列接続され
   、前記プロセッサの各々は１つが定期的モードである少
   なくとも２つのモードで送信を行なう送信回路と、前記
   モードのいずれかで前記ハイウェイ拳パスからデータを
   受信する受信回路とを有し、前記各プロセッサの送信回
   路は一度にただ１つのプロセッサが送信を行ない少なく
   とも前記１つの定期的モードの間前記者プロセッサが送
   信すべくイネーブルされるように前記モードの各々によ
   る前記各プロセッサの送信を同期するための送信同期信
   号を送信する放送回路を有することを特徴とする前記第
   １項記載のシステム。 １３、前記放送回路は更に、前記データ・ハイウェイを
   介して送信を行なう次のドロップを表わすデータを前記
   同期信号へ組込む組込み回路より成ることを特徴とする
   回路を含むことを特徴とする前記第１Ｏ項記載のシステ
   ム。 １４、前記プロセッサの各々を時間ベースで同期する時
   間同期回路を含んで成ることを特徴とする前記第１２ま
   たは１３項記載のシステム。 １５、前記もう１つのモードは前記複数のドロップから
   非定期的送信を行なう非定期的モードであり、各定期的
   モードの後前記定期的モードをイネーブルするイネーブ
   ル回路を設けて成ることを特徴とする前記第１２．１３
   または１４項記載のシステム。 １６、前記非定期的モードの動作が存在する時間を制御
   し前記システムを前記定期的モードのタイムアウト後に
   前記定期的モードに変換する制御回路を含むことを特徴
   とする前記第１５項記載のシステム。 １７、前記プロセッサの各々は２つのマイクロプロセン
   サを含み、前記マイクロプロセッサの第１のものは前記
   送信回路、前記受信回路及び前記放送回路より成り、第
   ２のマイクロプロセッサはその動作が前記送信、受信及
   び放送回路の動作とは独立するように前記第１のプロセ
   ッサに相互接続されることを特徴とする前記第１−１７
   項のうち任意の１項に記載したシステム。 １８、前記プロセッサはそれぞれ物理的に離れたドロッ
   プの場所へ設置され、更に前記システムを混合モードで
   動作させる作動回路が設けられ、その混合モードでは、
   前記各々のプロセッサが第１の時分割多重モードで規則
   的なインターバルをおき前記ハイウェイへアクセスすべ
   く順次制御され、また前記各プロセッサが前記時分割多
   重モードでアクセスを行なった後前記プロセッサが第２
   のモードで動作し、その時前記第２のモードで前記プロ
   セッサが前記バスへアクセスすることを特徴とする前記
   第１項記載のシステム。 １９、前記プロセッサの各々は、前記ハイウェイへのア
   クセス時他のプロセッサのうちいずれが前記バスへ次に
   アクセスする順番にあるかを表わすデータ信号を発生す
   る回路を含むことを特徴とする前記第１８記載のシステ
   ム。 ２０、前記プロセッサの各々は、前記第１のモードの間
   データの所定項目を送信する送信機と前記第２のモード
   の間互いに質問する手段とより成ることを特徴とする前
   記第１９項記載のシステム。 ２１、前記プロセッサの各々は順次変化するポインタが
   記録されたドロップ識別子へのアドレスを与える前記リ
   ストをメモリに記憶する回路を含み、前記ドロップによ
   り送信されるメツセージの各々は次のドロップの識別子
   が記憶される前記メモリ内のアドレスを指示す　。 る更新ポインタを含むことを特徴とする前記第１項記載
   のシステム。 ２２、前記各々のプロセッサは各メツセージより成るポ
   インタを見てそれが前記ハイウェイに次にアクセスする
   ドロップであるかどうかチェックすることを特徴とする
   前記第２１項記載のシステム。