JPS60250392A - 薄膜トランジスタ回路 - Google Patents
薄膜トランジスタ回路Info
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- JPS60250392A JPS60250392A JP10642484A JP10642484A JPS60250392A JP S60250392 A JPS60250392 A JP S60250392A JP 10642484 A JP10642484 A JP 10642484A JP 10642484 A JP10642484 A JP 10642484A JP S60250392 A JPS60250392 A JP S60250392A
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- thin film
- transistor
- circuit
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は液晶表示装置のトランジスタマトリクスアレイ
等に用いられる薄膜トランジスタ回路に関する。
等に用いられる薄膜トランジスタ回路に関する。
近ｉ、トランジスタをマトリクスアレイに構成しＣ駆動
回路とした薄型表示装置が注目されている。この方法は
基板上に設けられたトランジスタマトリクスの各ドツト
に画ｆ象情報を蓄積しＣおき、これら画像情報をマトリ
クスアレイ上に設けられた液晶層、ＢＬ層又はＥｃｉ−
の各ドツトに対応した位置に表示を行ない、画像を得よ
うとするものであり、従来の表示装置の主流であったＣ
ＲＴを用いた方法に比べ、原理的にはるかに薄型の表示
装置が実現できる。又、ＣＲ，Ｔの表示原理がけい光物
質に高エネルギーの電子ビームを衝突させ発光させるた
め、発光時間がミリ秒オーダーであることから、全画面
が常に表示されているわけでなく、人間の目の残像現像
を利用したものとなりＣおり、フリッカ−雑音等があり
見易さに問題があった。これに対し、トランジスタマト
リクスアレイを用いた表示装置はほぼ全時間表示しでお
り、ＣＲＴよりもより自然な画面を得ることができる。
回路とした薄型表示装置が注目されている。この方法は
基板上に設けられたトランジスタマトリクスの各ドツト
に画ｆ象情報を蓄積しＣおき、これら画像情報をマトリ
クスアレイ上に設けられた液晶層、ＢＬ層又はＥｃｉ−
の各ドツトに対応した位置に表示を行ない、画像を得よ
うとするものであり、従来の表示装置の主流であったＣ
ＲＴを用いた方法に比べ、原理的にはるかに薄型の表示
装置が実現できる。又、ＣＲ，Ｔの表示原理がけい光物
質に高エネルギーの電子ビームを衝突させ発光させるた
め、発光時間がミリ秒オーダーであることから、全画面
が常に表示されているわけでなく、人間の目の残像現像
を利用したものとなりＣおり、フリッカ−雑音等があり
見易さに問題があった。これに対し、トランジスタマト
リクスアレイを用いた表示装置はほぼ全時間表示しでお
り、ＣＲＴよりもより自然な画面を得ることができる。
更にＣＲＴに比べ、平坦な画面が得られること、高圧電
源を必要としないこと、真空領域が必要でなく、全固体
装置であるため小型軽量で十分な強度が得られることな
どの特徴を有する。
源を必要としないこと、真空領域が必要でなく、全固体
装置であるため小型軽量で十分な強度が得られることな
どの特徴を有する。
第１図はトランジスタマトリクスアレイの基本構成を示
す概略図であろう表示画面はた〔ｍ本、横ｎ本のマトリ
クス状に分割され全部でｍ ’ ｎ個の単位画素に分割
されＣいる。各マ） ＩＪクスの交点Ｃｉｌ 、 Ｃｉ
２ 、 Ｃ４ｊ 、 Ｃｍｎはメモリ機能をもつ画素回
路が構成されＣおり、各画素の画像情報が蓄えられ、こ
の情報に従い、マトリクスアレイ上に設けられた液晶、
ＥＬ又はｇｃ層の各画素に対応した領域で表示が実現さ
れるようになっＣいる。
す概略図であろう表示画面はた〔ｍ本、横ｎ本のマトリ
クス状に分割され全部でｍ ’ ｎ個の単位画素に分割
されＣいる。各マ） ＩＪクスの交点Ｃｉｌ 、 Ｃｉ
２ 、 Ｃ４ｊ 、 Ｃｍｎはメモリ機能をもつ画素回
路が構成されＣおり、各画素の画像情報が蓄えられ、こ
の情報に従い、マトリクスアレイ上に設けられた液晶、
ＥＬ又はｇｃ層の各画素に対応した領域で表示が実現さ
れるようになっＣいる。
具体的な画素回路は第２図または第３図に示されるよう
な単純な構成のものが使用されＣいる。
な単純な構成のものが使用されＣいる。
これは、高精細な表示画面を得るためには、マトリクス
の大きさｍ’ｎが非常に大きくなるため、高歩留りでマ
トリクスアレイを作成するためには、より単純な回路が
望まれるからである。
の大きさｍ’ｎが非常に大きくなるため、高歩留りでマ
トリクスアレイを作成するためには、より単純な回路が
望まれるからである。
第２図は液晶駆動に用いられる画素回路で、実質的に直
流駆動で表示を行なう場合、第３図はＢＬ表示のときで
、交流駆動表示を行なう場合によく用いられる回路であ
る。第２図においｒ２１はトランスファゲートとしＣの
トランジスタ、２２は液晶層、２３は画像信号を蓄積す
るキャパシタである。トランジスタ２１のゲートは第１
番目のアドレスラインに接続され、ソース電極は第１番
目のデータラインに接続されＣいる。アドレスライン及
びデータラインはそれぞれＶ（４１、Ｖ （ｙｊ）の電
源が接続されＣいる。アドレスラインＸｉにトランジス
タ２１をＯＮ状態にするゲートパルスが入ったとき、ト
ランジスタ２１のチャネルが導通し、このときデータラ
インＹｊに用意された画像信号がキャパシタ２３に蓄積
され、ゲート電圧Ｖ（ｘｉ）が零でトランジスタ２１が
ＯＦＦの間その信号はキャパシタ２３に記憶される。こ
の蓄積された画１１信号に対応しＣ液晶２２が駆動され
る。
流駆動で表示を行なう場合、第３図はＢＬ表示のときで
、交流駆動表示を行なう場合によく用いられる回路であ
る。第２図においｒ２１はトランスファゲートとしＣの
トランジスタ、２２は液晶層、２３は画像信号を蓄積す
るキャパシタである。トランジスタ２１のゲートは第１
番目のアドレスラインに接続され、ソース電極は第１番
目のデータラインに接続されＣいる。アドレスライン及
びデータラインはそれぞれＶ（４１、Ｖ （ｙｊ）の電
源が接続されＣいる。アドレスラインＸｉにトランジス
タ２１をＯＮ状態にするゲートパルスが入ったとき、ト
ランジスタ２１のチャネルが導通し、このときデータラ
インＹｊに用意された画像信号がキャパシタ２３に蓄積
され、ゲート電圧Ｖ（ｘｉ）が零でトランジスタ２１が
ＯＦＦの間その信号はキャパシタ２３に記憶される。こ
の蓄積された画１１信号に対応しＣ液晶２２が駆動され
る。
なお、アドレスライン上ｉ上の他のトランジスタも同時
にＯＮ状態となり、それぞれそのときのデータライン上
に用意された画１象信号Ｖ（ｙｌ） ＋ ＶＩＹ２）
、・・・ｖ（ｙｎｌが各画素回路Ｃｉｆ ＋ Ｃｉ２
”’ Ｃ１ｎＩｃ蓄積される。
にＯＮ状態となり、それぞれそのときのデータライン上
に用意された画１象信号Ｖ（ｙｌ） ＋ ＶＩＹ２）
、・・・ｖ（ｙｎｌが各画素回路Ｃｉｆ ＋ Ｃｉ２
”’ Ｃ１ｎＩｃ蓄積される。
同様にしてＸｉ ＋１ ＋ Ｘｉ ＋２ 、というふう
にアドレスライン上の画［原信号が次々に蓄積されＣい
き、全画面の信号が書き込まれることになる。第４図は
画素Ｃｉ＋ ｊ ＋ Ｃｉ＋ｔ、 ｊ における画像信
号ｖｄｔ ＋ Ｖｄｉ＋１がキャパシタに書き込まれる
様子を模式的に示したものである。第４図の画像信号φ
１ｌＪｌφｉ＋１．ｊにおいて実線が理想的な動作時に
おける動作波形を示しでいる。すなわち、画素Ｃｉｊの
画像信号は時刻ｔｉｔから書き込みが開始されｔ１１＋
ΔＴにおい′Ｃ書き込みが終了、同時にゲートパルスＶ
（Ｘｉ＋ は零となり、次に１フレ一ム周期Ｔｆ後の時
刻ｔｉ２で再びＣｉｊに画像信号書き込みが行なわれる
までは、φ’＋Ｊは画像信号Ｖａｔに保持されることに
なる。
にアドレスライン上の画［原信号が次々に蓄積されＣい
き、全画面の信号が書き込まれることになる。第４図は
画素Ｃｉ＋ ｊ ＋ Ｃｉ＋ｔ、 ｊ における画像信
号ｖｄｔ ＋ Ｖｄｉ＋１がキャパシタに書き込まれる
様子を模式的に示したものである。第４図の画像信号φ
１ｌＪｌφｉ＋１．ｊにおいて実線が理想的な動作時に
おける動作波形を示しでいる。すなわち、画素Ｃｉｊの
画像信号は時刻ｔｉｔから書き込みが開始されｔ１１＋
ΔＴにおい′Ｃ書き込みが終了、同時にゲートパルスＶ
（Ｘｉ＋ は零となり、次に１フレ一ム周期Ｔｆ後の時
刻ｔｉ２で再びＣｉｊに画像信号書き込みが行なわれる
までは、φ’＋Ｊは画像信号Ｖａｔに保持されることに
なる。
第３図はトランジスタとしＣ３１ａ、３１ｂ の２つが
用いられるもので、やはり画像信号は第２図と同様な原
理により、トランジスタ３１ａ のスイッチングにより
、キャパシタ３３に蓄積される。
用いられるもので、やはり画像信号は第２図と同様な原
理により、トランジスタ３１ａ のスイッチングにより
、キャパシタ３３に蓄積される。
画素Ｃｉｊの動作タイミングは第２図の場合と同様にア
ドレスラインＸｉ及びデータラインＹｊの′電源Ｖ（Ｘ
ｉ） 、 Ｖ（Ｙｊ）により制御される。
ドレスラインＸｉ及びデータラインＹｊの′電源Ｖ（Ｘ
ｉ） 、 Ｖ（Ｙｊ）により制御される。
第３図の場合、画像信号φｉ、ｊは２′り目のトランジ
スタ３１ｂのスイッチングを制御し、例えばＥ’Ｌ層な
どの表示層３２の駆動を行なう。第３図では第２図と異
なり、表示層３２の端子電圧Ｖ。とじＣ交流電圧を加え
ることができるため、ＥＬ層駆動が可能となる。。
スタ３１ｂのスイッチングを制御し、例えばＥ’Ｌ層な
どの表示層３２の駆動を行なう。第３図では第２図と異
なり、表示層３２の端子電圧Ｖ。とじＣ交流電圧を加え
ることができるため、ＥＬ層駆動が可能となる。。
以上が第１図に示すトランジスタマトリクスアレイを用
いた平面表示装置の動作原理である。しかし実際にはト
ランジスタは第２図および第３図に示すように、ゲート
・ドレイン間に寄生容量２４．３４を有しＣいるため、
ゲートパルスが零又はしきい値電圧以下となり、チャネ
ルがＯＦＦした瞬間に、キャパシタ２３．３３に蓄えら
れた電圧φ’＋１がこの寄生容量のために減少し−ｒ
Ｌまい、第４図のφｉ２３．φｔ＋１．ｊ の破線に示
すような電圧降下Δ■が発生するつ ΔＶｓの値を液晶を表示媒体とした画素回路の場合につ
いてめる。液晶は抵抗と容量の並列回路で表わされるの
で、画素回路は、第５図の回路となる。第５図におい′
Ｃ１液晶セル２２の抵抗、容量の値をそれぞれＦＬＬｃ
、ＣＬｃとし、蓄積容量２３をＣ５゜ゲート・ソース間
の浮遊容量の値をＣｇ、とする。
いた平面表示装置の動作原理である。しかし実際にはト
ランジスタは第２図および第３図に示すように、ゲート
・ドレイン間に寄生容量２４．３４を有しＣいるため、
ゲートパルスが零又はしきい値電圧以下となり、チャネ
ルがＯＦＦした瞬間に、キャパシタ２３．３３に蓄えら
れた電圧φ’＋１がこの寄生容量のために減少し−ｒ
Ｌまい、第４図のφｉ２３．φｔ＋１．ｊ の破線に示
すような電圧降下Δ■が発生するつ ΔＶｓの値を液晶を表示媒体とした画素回路の場合につ
いてめる。液晶は抵抗と容量の並列回路で表わされるの
で、画素回路は、第５図の回路となる。第５図におい′
Ｃ１液晶セル２２の抵抗、容量の値をそれぞれＦＬＬｃ
、ＣＬｃとし、蓄積容量２３をＣ５゜ゲート・ソース間
の浮遊容量の値をＣｇ、とする。
今、第４図の駆動パルスを印加した場合、 ｔ＝ｔｉ＋
ΔＴの直前即ちトランスファーゲート２１がＯＦＦする
直前における節点２５に蓄積される電荷Ｑ−は（１）式
で表わされる。
ΔＴの直前即ちトランスファーゲート２１がＯＦＦする
直前における節点２５に蓄積される電荷Ｑ−は（１）式
で表わされる。
Ｑ−＝Ｃｇ、 （Ｖｓ−Ｖｇ’） ＋Ｃ５−Ｖ、＋ＣＬ
ｃ（Ｖｓ−Ｖｃｌ −（１）又、時刻ｔ＝ｔｉ＋ΔＴの
直後、即ちトランスファーゲート２１がＯＦＦ した直
後における節点２５の電荷Ｑ＋は（２）式で表わされる
。
ｃ（Ｖｓ−Ｖｃｌ −（１）又、時刻ｔ＝ｔｉ＋ΔＴの
直後、即ちトランスファーゲート２１がＯＦＦ した直
後における節点２５の電荷Ｑ＋は（２）式で表わされる
。
Ｑ＋＝ＣｇＳ（ｖＳ−Δｖ、） ＋ｃＳ（ｖ、−ΔＶＪ
＋ＣＬＣ（Ｖ、−ΔＶ５’Ｖｃ） ・−・（２）ただ
し、■、はデータ電圧、Ｖｇはゲート電圧を表わす。
＋ＣＬＣ（Ｖ、−ΔＶ５’Ｖｃ） ・−・（２）ただ
し、■、はデータ電圧、Ｖｇはゲート電圧を表わす。
Ｑ−＝Ｑ＋であるから、２人は次式で表わされる。
なお、第３図のような画素回路の場合には、Ｃｓを蓄積
容量３３とトランジスタ３１ｂのゲートソース間の浮遊
容量との和に置き換えれば、ΔＶは同様に（３）式で表
わされる。
容量３３とトランジスタ３１ｂのゲートソース間の浮遊
容量との和に置き換えれば、ΔＶは同様に（３）式で表
わされる。
さてトランジスタの半導体材料としては、結晶。
多結晶及びアモルファス状Ｄ ノＳ ｔ ＋ Ｃｄ Ｓ
ｅ ＋ Ｔ ｅ ＋Ｃｄ８等の多結晶材料等が用いら
れる。特に、近年では上記マトリクスアレイの大面積化
、低コスト化を実現する上で、低温プロセスで作成可能
な多結晶半導体材料及びアモルファス８ｉ等が注目され
Ｃいる。これらの薄膜半導体材料を用いた薄膜トランジ
スタは、電界効果移動度が結晶Ｓｉ等のＭＯＳトランジ
スタに比べかなり低いことから、第４図の時間ΔＴ内に
画１象信号を容量性負荷に十分書き込むためには、トラ
ンジスタのチャネル幅をかなり太きくＬ−Ｃチャネルの
ＯＮ抵抗を十分低くすることが必要となる。このような
大きな薄膜トランジスタにおいＣは、寄生容量２４．３
４が無視できない程大きくなるため、上記蓄積電圧の減
少量ＡＶは非常に大きくなっＣしまう。このような画像
信号電圧の減少はトランジスタマトリックスプレイによ
る表示装置の動作を困難とし、特に低移動度半導体材料
による薄膜トランジスタマトリクスアレイの実現に大き
な障害となっＣいる。
ｅ ＋ Ｔ ｅ ＋Ｃｄ８等の多結晶材料等が用いら
れる。特に、近年では上記マトリクスアレイの大面積化
、低コスト化を実現する上で、低温プロセスで作成可能
な多結晶半導体材料及びアモルファス８ｉ等が注目され
Ｃいる。これらの薄膜半導体材料を用いた薄膜トランジ
スタは、電界効果移動度が結晶Ｓｉ等のＭＯＳトランジ
スタに比べかなり低いことから、第４図の時間ΔＴ内に
画１象信号を容量性負荷に十分書き込むためには、トラ
ンジスタのチャネル幅をかなり太きくＬ−Ｃチャネルの
ＯＮ抵抗を十分低くすることが必要となる。このような
大きな薄膜トランジスタにおいＣは、寄生容量２４．３
４が無視できない程大きくなるため、上記蓄積電圧の減
少量ＡＶは非常に大きくなっＣしまう。このような画像
信号電圧の減少はトランジスタマトリックスプレイによ
る表示装置の動作を困難とし、特に低移動度半導体材料
による薄膜トランジスタマトリクスアレイの実現に大き
な障害となっＣいる。
本発明は上記の点にかんがみ、薄膜トランジスタからな
るトランスファゲートを介して容量性負荷に信号電圧を
書き込む場合の信号電圧の寄生容量に起因する低下を補
償する手段を備えた薄膜トランジスタ回路を提供するも
のである。
るトランスファゲートを介して容量性負荷に信号電圧を
書き込む場合の信号電圧の寄生容量に起因する低下を補
償する手段を備えた薄膜トランジスタ回路を提供するも
のである。
第２図又は第３図のトランスファーゲートの動作におい
て、ゲート電圧Ｖ（Ｘｉ）はトランジスター２１又は３
１ａのゲートをオンにさせチャンネル抵抗を十分に低く
させる一定の値Ｖｇが選ばれ、データ′電圧の大きさは
、ｖ（Ｙｌ）により制御される。
て、ゲート電圧Ｖ（Ｘｉ）はトランジスター２１又は３
１ａのゲートをオンにさせチャンネル抵抗を十分に低く
させる一定の値Ｖｇが選ばれ、データ′電圧の大きさは
、ｖ（Ｙｌ）により制御される。
（３）式を参照するとゲート電圧ｖｇは一定値であるた
め、ΔＶはデータ電圧ｖ５即ちＶ（Ｙｊ）によらずほぼ
−第６図に示す本発明の回路では、データ電源Ｖ（ｙｊ
）に直列に、Δ■、なる値をもつ電圧源を付は加える。
め、ΔＶはデータ電圧ｖ５即ちＶ（Ｙｊ）によらずほぼ
−第６図に示す本発明の回路では、データ電源Ｖ（ｙｊ
）に直列に、Δ■、なる値をもつ電圧源を付は加える。
これにより、ゲートをＯＦＦ ｌ、た後に蓄積容量Ｃ６
に蓄えられる電圧の減少を補償し、液晶に所望の電圧Ｖ
、を印加することができる。液晶への書き込み時間ΔＴ
は、フレーム時間Ｔ、に比べＣ十分に短いため、視覚上
では、トランジスターのゲート・ＯＦＦ時の電圧を所望
の電圧ｖＳに保持すれば良い。
に蓄えられる電圧の減少を補償し、液晶に所望の電圧Ｖ
、を印加することができる。液晶への書き込み時間ΔＴ
は、フレーム時間Ｔ、に比べＣ十分に短いため、視覚上
では、トランジスターのゲート・ＯＦＦ時の電圧を所望
の電圧ｖＳに保持すれば良い。
本発明によれば、薄膜トランジスタを介しＣ蓄積容量に
保持させる信号電圧を浮遊容量にする′電圧の低下を補
償した所定の値とすることができる。
保持させる信号電圧を浮遊容量にする′電圧の低下を補
償した所定の値とすることができる。
第６図は、本発明の回路を液晶表示の画素回路に適用し
たものである。第７図は、アドレス電圧ランシスターの
Ｖ、 −２ｓｄ特性を示す。一点鎖線で描かれた？Ｓは
理想的な書き込み信号を示し、０及びｖ５の値をとるパ
ルスである。液晶セルの対向電極にはＶＣ＝Ｖ、／２の
電圧が印加されているため、液晶セルには■・■Ｓ／２
の交流パルスが印加され、液晶が応答し゛Ｃ表示される
。しかし、実際には信号電圧の低下ΔｖＳが存在するた
め、信号電圧は破線−２のように変化する。この場合に
は、Ｖ（Ｙｉ）＝ＶＳが印加されたときの信号電圧はＶ
、−Δ■５となり液晶の閾値電圧ｖＴ以下であるため液
晶は応答せず表示されない。更に、？５＝０が印加され
たときにはＴＰＴのゲート電圧（＝０）がドレイン電圧
に一Δ■よりもΔＶだけ高いため、トランスファーゲー
トの抵抗が下がす、（動作点２３）信号電圧が変化しで
しまう。第８図は、本発明の回路の動作を示す。
たものである。第７図は、アドレス電圧ランシスターの
Ｖ、 −２ｓｄ特性を示す。一点鎖線で描かれた？Ｓは
理想的な書き込み信号を示し、０及びｖ５の値をとるパ
ルスである。液晶セルの対向電極にはＶＣ＝Ｖ、／２の
電圧が印加されているため、液晶セルには■・■Ｓ／２
の交流パルスが印加され、液晶が応答し゛Ｃ表示される
。しかし、実際には信号電圧の低下ΔｖＳが存在するた
め、信号電圧は破線−２のように変化する。この場合に
は、Ｖ（Ｙｉ）＝ＶＳが印加されたときの信号電圧はＶ
、−Δ■５となり液晶の閾値電圧ｖＴ以下であるため液
晶は応答せず表示されない。更に、？５＝０が印加され
たときにはＴＰＴのゲート電圧（＝０）がドレイン電圧
に一Δ■よりもΔＶだけ高いため、トランスファーゲー
トの抵抗が下がす、（動作点２３）信号電圧が変化しで
しまう。第８図は、本発明の回路の動作を示す。
本発明による回路ではｖ （Ｙ＋ ）に直列にほぼΔ■
の値をもつ電源を設けＣいるため、薄膜トランジスター
のソースに加わる電圧パルスの値はｖ５＋ΔＶである。
の値をもつ電源を設けＣいるため、薄膜トランジスター
のソースに加わる電圧パルスの値はｖ５＋ΔＶである。
このため、蓄積高度に蓄積される信号の値はｖ５＋ΔＶ
−ΔＶ ＝ Ｖ、ｆｆ（Ｙｉ） ＝ Ｖ、 （７）とき
）又は〇−ΔＶ＋ΔＶ＝Ｏｆｆ（Ｙｉ）＝Ｏのとき）で
あり所望の値となっている。このため、液晶セルの動作
点は１２．１３と所望の値となり、薄膜トランジスター
の動作点も２１であり、完全にオフとなつＣいる。以上
のように、本発明（・こよれば、液晶セル及び薄膜トラ
ンジスターの動作を所望どおりにできる。
−ΔＶ ＝ Ｖ、ｆｆ（Ｙｉ） ＝ Ｖ、 （７）とき
）又は〇−ΔＶ＋ΔＶ＝Ｏｆｆ（Ｙｉ）＝Ｏのとき）で
あり所望の値となっている。このため、液晶セルの動作
点は１２．１３と所望の値となり、薄膜トランジスター
の動作点も２１であり、完全にオフとなつＣいる。以上
のように、本発明（・こよれば、液晶セル及び薄膜トラ
ンジスターの動作を所望どおりにできる。
第９図は本発明をＢＬ表示又はＥＣＤの画素回路に適用
したもので、信号電源Ｖ（ｙＨ）に直列にΔＶの値をも
つ電源を接続しＣいる。第１０図は、第９図のＥＬ駆動
用のトランジスタ３１ｂのゲート電圧、−チャンネル電
流特性を用いて、第９図の回路の動作特性を説明するた
めの図である。Ｖ＋ｈはトランジスタ３１ｂの閾値電圧
であり、この電圧より低いゲート電圧（？ｓに相当）で
はオフとなる。
したもので、信号電源Ｖ（ｙＨ）に直列にΔＶの値をも
つ電源を接続しＣいる。第１０図は、第９図のＥＬ駆動
用のトランジスタ３１ｂのゲート電圧、−チャンネル電
流特性を用いて、第９図の回路の動作特性を説明するた
めの図である。Ｖ＋ｈはトランジスタ３１ｂの閾値電圧
であり、この電圧より低いゲート電圧（？ｓに相当）で
はオフとなる。
同図には、データ電圧Ｖ（Ｙｊ１３５とキャパシタ３３
に蓄積される信号電圧Ｖｓを示しＣいる。Ｃａ５ｅ １
は浮遊容量３４がＯのときであり、？ＳとしＣトランジ
スター３１ｂがＯＮする電圧ｖＳが印加され、キャパシ
タ３３にはそのま一！ｖ５が書き込まれる。
に蓄積される信号電圧Ｖｓを示しＣいる。Ｃａ５ｅ １
は浮遊容量３４がＯのときであり、？ＳとしＣトランジ
スター３１ｂがＯＮする電圧ｖＳが印加され、キャパシ
タ３３にはそのま一！ｖ５が書き込まれる。
Ｃａ５ｅ２は浮遊容Ｊ１３４が存在する場合を示す。
この場合には、信号電圧の低下ΔＶのために、書き込み
電圧ＸＰｓはＶ＋ｈより低くなり、トランジスタ３１ｂ
はオンしない。Ｃａ５ｅ３は、浮遊容量３４が存在し、
且つデータ電圧Ｖ（Ｙｊ）に直列に、補正電源３４を加
えたもので、ΔＶを補正しＣいるために、信号′電圧と
しくＶ、がキャパシタ３３に印加され、Ｃａ５ｅｌと同
じになっＣいる。
電圧ＸＰｓはＶ＋ｈより低くなり、トランジスタ３１ｂ
はオンしない。Ｃａ５ｅ３は、浮遊容量３４が存在し、
且つデータ電圧Ｖ（Ｙｊ）に直列に、補正電源３４を加
えたもので、ΔＶを補正しＣいるために、信号′電圧と
しくＶ、がキャパシタ３３に印加され、Ｃａ５ｅｌと同
じになっＣいる。
以、ヒのように、本発明によれば、寄生容量の大きなト
ランジスタを用いた画素回路を用いＣも、蓄積容量、ト
ランジスタの大きさによらず、電圧降下を補償すること
ができるため、蓄積容量に所望の値の電圧を書き込める
ため、信頼性の高い、制御性の良いトランジスタマトリ
ックスアレイを実現できる。
ランジスタを用いた画素回路を用いＣも、蓄積容量、ト
ランジスタの大きさによらず、電圧降下を補償すること
ができるため、蓄積容量に所望の値の電圧を書き込める
ため、信頼性の高い、制御性の良いトランジスタマトリ
ックスアレイを実現できる。
以下に本発明の実施例を示す。
庄原を、信号電源Ｖ（ｙｊ）に直列に接続した。Ｃ３は
キャパシタンス２３の容’１．ｃｒ、ｃは液晶セル２２
の等剣客Ｊ１． Ｃｇｓはトランジスター２１のゲート
・ドレイン間の浮遊容量である。電源２６は精密に調整
するために可変電圧とした。
キャパシタンス２３の容’１．ｃｒ、ｃは液晶セル２２
の等剣客Ｊ１． Ｃｇｓはトランジスター２１のゲート
・ドレイン間の浮遊容量である。電源２６は精密に調整
するために可変電圧とした。
第１２図では、第１１図における電圧源２６の代わりに
、Ｒ，４４，Ｒ２４５により電源４６を分圧し〔いる。
、Ｒ，４４，Ｒ２４５により電源４６を分圧し〔いる。
ＲＩ＝ Ｒ２＝ （Ｃｓ ＋ ＣＬＣ） ： Ｃｇｓと
選び、′電源電圧は信号電圧Ｖ （Ｘｉ ｌのパルス電
圧ｖｇと同じに選んでＶ （ｙｊｌに１．巧ｃ、 ’
Ｖｇ ＝ΔＶの電圧を直列に印カルでいる。
選び、′電源電圧は信号電圧Ｖ （Ｘｉ ｌのパルス電
圧ｖｇと同じに選んでＶ （ｙｊｌに１．巧ｃ、 ’
Ｖｇ ＝ΔＶの電圧を直列に印カルでいる。
第１３図では、第１２図における定′電庄原４６の代わ
りにゲート電圧Ｖ（ｘＨ）をインバーター２段で構成し
た遅延回路で遅延させた信号を用い°Ｃいる。
りにゲート電圧Ｖ（ｘＨ）をインバーター２段で構成し
た遅延回路で遅延させた信号を用い°Ｃいる。
遅延時間はゲート電圧Ｖ（ｘＩ＋が０ＦＦＩ、’Ｃから
Ｃｇ。
Ｃｇ。
とＣＬＣの間で電荷の再分配が行なわれる時間（Ｃｇｓ
＋ （４） Ｒｔｉｖｅより大きければ良い。ここで
Ｒ１ｉｖｅはＣｇ５とＣ５との接合配線の抵抗である。
＋ （４） Ｒｔｉｖｅより大きければ良い。ここで
Ｒ１ｉｖｅはＣｇ５とＣ５との接合配線の抵抗である。
遅延回路としでは、本実施例に限らず遅延時間が（Ｃｇ
ｓ”Ｃｓ ＋ＣＬＣ）・几１ｉｖｅより長いものであれ
ば何でも良い。
ｓ”Ｃｓ ＋ＣＬＣ）・几１ｉｖｅより長いものであれ
ば何でも良い。
第１６図は本発明をＥＬ駆動用の回路に適用しを補償す
るために、信号電圧Ｖ（Ｙｊ）に直列に電源を接続しＣ
いる。ここでＣｓはキャパシタンス７２の容ｔ ＋ ｃ
ｇｄはトランジスタ７１ｂのゲート・ドレイン間の浮遊
容量である。Δ■の補正電圧源としＣは第１１゜１２．
１３図のように直流電源、ゲート電圧源Ｖｇ７７の抵抗
７５．７６による分圧、アドレス信号Ｖ（Ｘｉ）の遅延
パルスの抵抗７８．７９による分圧のどれを用いても良
い。
るために、信号電圧Ｖ（Ｙｊ）に直列に電源を接続しＣ
いる。ここでＣｓはキャパシタンス７２の容ｔ ＋ ｃ
ｇｄはトランジスタ７１ｂのゲート・ドレイン間の浮遊
容量である。Δ■の補正電圧源としＣは第１１゜１２．
１３図のように直流電源、ゲート電圧源Ｖｇ７７の抵抗
７５．７６による分圧、アドレス信号Ｖ（Ｘｉ）の遅延
パルスの抵抗７８．７９による分圧のどれを用いても良
い。
実際にこれの液晶、ＢＬ、ＢＣＤ駆動用回路を、マトリ
ックスとしご用いる場合には、必ずしも各アドレス、デ
ータラインそれぞれにΔＶの補正用電源を設ける必要は
なく、データ信号Ｖ （ｙｊ）の信号レベルをΔ■だけ
かさ上げすれば良い。
ックスとしご用いる場合には、必ずしも各アドレス、デ
ータラインそれぞれにΔＶの補正用電源を設ける必要は
なく、データ信号Ｖ （ｙｊ）の信号レベルをΔ■だけ
かさ上げすれば良い。
なお本発明は、上記実施例に限定されるものではない。
データ書き込み後の微少時間、即ち電荷のコンデンサー
間での再配分が完了するまでの時間（〜Ｒ１１ｖｅ ’
Ｃ） データ信号の信号レベルをΔ■だけかさ上げで
きるような回路であれば何でも良い。ここでＲ１１ｖｅ
は配線抵抗であり、Ｃは全Ｃのコンデンサーのキャパシ
タンスの和である。また、トランジスタの半導体材料は
アモルファスＳｉに限らず、多結晶又は、結晶シリコン
でも良く、更にｃａｓｅ 、 ＣｄＳ等の半導体材料で
あっＣも良い。
間での再配分が完了するまでの時間（〜Ｒ１１ｖｅ ’
Ｃ） データ信号の信号レベルをΔ■だけかさ上げで
きるような回路であれば何でも良い。ここでＲ１１ｖｅ
は配線抵抗であり、Ｃは全Ｃのコンデンサーのキャパシ
タンスの和である。また、トランジスタの半導体材料は
アモルファスＳｉに限らず、多結晶又は、結晶シリコン
でも良く、更にｃａｓｅ 、 ＣｄＳ等の半導体材料で
あっＣも良い。
又、本明細者では、説明の容易さのために、データとし
Ｃディジタルの２値表示の場合についＣ説明したが、中
間調を必要とするアナログ表示の場合にも同様に効果的
に適用できる。
Ｃディジタルの２値表示の場合についＣ説明したが、中
間調を必要とするアナログ表示の場合にも同様に効果的
に適用できる。
第１図は一般的なトランジスタマトリクスアレイの等価
回路図、第２図および第３図はこのマトリクスアレイを
用いた画素回路の構成例を示す図。 第４図はその画素回路の動作を説明するための信号波形
図、第５図はマトリクスアレイを用いた画素回路の等何
回路を示す図、第６図は本発明の基本回路構成図、第７
図は従来の画素回路の問題点の説明図、第８図は本発明
による画素回路の特性を示す図、第９図は本発明を適用
したＢＬ画素回路、第１０図は第９図に示すＥＬ画素回
路の特性の説明図、第１１図乃至第１４図は本発明の実
施例を示す図である。 ２１、３１ａ、 ３１ｂ −）ランシスター。 ２２ ・・液晶セル。 ２３、３３ ・・・蓄積容量。 ２４、３４・・・ゲート・ビーレイン間浮遊容量。 ３２、・・・ＥＬセル。 ２５、３５ ・・データ電圧。 ２６、３６・・・補償用電源。 ４４、５４．５５・・・抵抗。 ４５、・・・可変抵抗。 ４６、・・・定電圧源。 ５６、・・・インバーター。 代理人 弁理士 則 近 憲 佑 （外１名） 第１図 ＹＩ Ｙｚ−−−−−Ｙｊ Ｙｊ＋１−−−−−−Ｙｎ
第２図 第４図 第６図 明細書のＰ言（内容に変更なし） 第７図 明細書の浄（ＦＣ内容に変更なし］ 第８図 ＬＡＸＬノ 第９図 第１０図 第１１図 第１２図 第１４図 手 続 補 正 書（方式） ８１５ケ９゜や２８ 特許庁長官殿 １、事件の表示 特願昭５９−１０６４２４号 ２ 発明の名称 薄膜トランジスタ回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年８月２８日（ｋｌ？：、送日）６、補正の対
象 の浄書。 別紙のとおり 以上
回路図、第２図および第３図はこのマトリクスアレイを
用いた画素回路の構成例を示す図。 第４図はその画素回路の動作を説明するための信号波形
図、第５図はマトリクスアレイを用いた画素回路の等何
回路を示す図、第６図は本発明の基本回路構成図、第７
図は従来の画素回路の問題点の説明図、第８図は本発明
による画素回路の特性を示す図、第９図は本発明を適用
したＢＬ画素回路、第１０図は第９図に示すＥＬ画素回
路の特性の説明図、第１１図乃至第１４図は本発明の実
施例を示す図である。 ２１、３１ａ、 ３１ｂ −）ランシスター。 ２２ ・・液晶セル。 ２３、３３ ・・・蓄積容量。 ２４、３４・・・ゲート・ビーレイン間浮遊容量。 ３２、・・・ＥＬセル。 ２５、３５ ・・データ電圧。 ２６、３６・・・補償用電源。 ４４、５４．５５・・・抵抗。 ４５、・・・可変抵抗。 ４６、・・・定電圧源。 ５６、・・・インバーター。 代理人 弁理士 則 近 憲 佑 （外１名） 第１図 ＹＩ Ｙｚ−−−−−Ｙｊ Ｙｊ＋１−−−−−−Ｙｎ
第２図 第４図 第６図 明細書のＰ言（内容に変更なし） 第７図 明細書の浄（ＦＣ内容に変更なし］ 第８図 ＬＡＸＬノ 第９図 第１０図 第１１図 第１２図 第１４図 手 続 補 正 書（方式） ８１５ケ９゜や２８ 特許庁長官殿 １、事件の表示 特願昭５９−１０６４２４号 ２ 発明の名称 薄膜トランジスタ回路 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年８月２８日（ｋｌ？：、送日）６、補正の対
象 の浄書。 別紙のとおり 以上
Claims (3)
- （１）薄膜トランジスタからなるトランス７アゲートを
介し゛〔信号源より信号電圧が供給される容駿性負荷を
有する回路に於いＣ１前記信号源に直列に補償用電源を
設けたことを特徴とする薄膜トランジスタ回路。 - （２）補償用電源の極性がゲート′成圧の極性と同じで
あり、前記補償用電源の電圧が信号電圧の変化分にほぼ
等しいことを特徴とする特許請求範囲第１項記載の薄膜
トランジスタ回路。 - （３）トランスファゲートは、複数個マトリクス配列さ
れ′Ｃおりゲートが行方向にアドレスラインに共通接続
され、ソースが列方向にデータラインに共通接続されＣ
１トランジスタマトリクスアレイを構成し“Ｃいる特許
請求範囲第１項記載の薄膜トラフ、・ンス々Ｈ畝−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10642484A JPS60250392A (ja) | 1984-05-28 | 1984-05-28 | 薄膜トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10642484A JPS60250392A (ja) | 1984-05-28 | 1984-05-28 | 薄膜トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250392A true JPS60250392A (ja) | 1985-12-11 |
Family
ID=14433275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10642484A Pending JPS60250392A (ja) | 1984-05-28 | 1984-05-28 | 薄膜トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170941A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | アクテイブマトリクス液晶表示パネルの駆動方法 |
| JP2006221095A (ja) * | 2005-02-14 | 2006-08-24 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
-
1984
- 1984-05-28 JP JP10642484A patent/JPS60250392A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170941A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | アクテイブマトリクス液晶表示パネルの駆動方法 |
| JP2006221095A (ja) * | 2005-02-14 | 2006-08-24 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
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