JPS60252978A - デ−タ処理システムア−キテクチヤ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムアーキテクチャに関″ｊ
心、１つ又はそれ以上の中央処理装置（マルチプロセッ
サシステムにおける）、複数の周辺制御装置及び１つ又
はそれ以上のワーキングメモリが、情報？これらのユニ
ットの別の１つに転送するためにこれらのユニットの各
々がアクセスすゐ共通のチャンネル即ちバス金介して互
いに通信′ｒゐデータ処理システムでは、いわゆるバス
アーキテクチャが広く用いられていゐことが知られてい
る。このバスアーキテクチャは、幾つかの制限全件うが
、１−ザの要求に従ってシステム構成におけろ広いフレ
キシビリティを可能とし、これらの幾つかのユニットの
間の接続リードの数會減ら丁ため広く用いられていゐ。

バスアーキテクチャ會有すゐデータ処理システムは、例
えば、米国特許第５．７１０，３２４号、第４，３０３
，８０８号及び第６，９９３．９８１号に開示されてい
ゐ。

ス 基本的に言って、バ（アーキテクチャの制限は、次の６
種類の要因によってもたらされ心。

■）こレラ幾つかのユニットにｊ６バスの使用における
コンフリクトという要因 ＩＩ　）これらの幾つかのユニットのオペレーションに
おける同期という要因 ＩＩＩ　）信号の電気的伝播という要因■）バスアーキ
テクチャでは、バスにおけな情報の命令された転送全保
証し且つバスの使用中に起こジ得ゐコンフリクト及び干
渉全解決する手段？設けなければならない。一般的に採
用されている解決法では、中央処理装置であジ得ゐ特権
ユニット即チ「マスタ」が、コンフックｌ−解決丁ゐた
めにバスに灯器ゐアクセス全制御している。この目的金
達成丁ゐために、予め確立された優先順位が各ユニット
に割り当てられゐ。更に、バスにアクセス′ｒゐこと全
欲丁ゐ各ユニットは、バスに情報を表わす電気信号？ロ
ード′ｆ心前に、アクセス要求全マスタに送ゐ。マスタ
は周期的に、バスアクセス要求が現われ／）か否か全制
御し、幾つか同時に要求のある場合、マスクは最も優先
的な要求ユニットにバスへのアクセス會許可丁ゐ。

言い換えれば、バスの効果的な使用は、特定の時間イン
タバル？必要とし且つバスの情報転送速度即ち「転送速
度」？減少する適当なリードを通す信号交換即ち前置対
話（ｐｒｅａｍｂｌｅ　ｄｉａｌｏｇｕｅ）に先行され
る。一般的に、この制限は、この前置対話に実際のバス
情報転送を一時的に重複させることにより解消する。こ
れは、周辺制御装置からのバスアクセス要求の場合にお
いて一般的に可能であ心。逆に、中央処理装置はこの可
能性を系統的に利用することができない。実際、それに
後続丁ゐ挙動、従って後続のパイアクセス要求はしばし
ばバス全弁して以前の情報が実際に転送（送信あるいは
受信）されることに工って調整される。

従って、斯かるオペレーションは完了しなければならな
い。

例えば、米国特許第３，７１０，３２４号に開示されて
い／）ようにこの特有の制限は、中央処理装置をマスク
として指定すめことに↓り解消する。斯かる場合、バス
が利用でき且つ優先的なアクセス要求が何ら現われてい
ない場合、少なくともマスクとして作用す々中央処理装
置が、予備対話（＋）ｒｅｌｉｍｉｎａｒｙ　ｄｉａｌ
ｏｇｕｅ）無しにバスに対して直接アクセスすることが
でき心。

ＩＩ）バス全通して行なわれろ、これら幾つかの相互接
続ユニットの動作は非同期的である。言い換えれば、各
ユニットは他のユニットとは独立に、それ自身のマシン
サイクルに従って動作する。

あゐユニットがバスに灯器ゐアクセスを欲すると、その
要求は検討され、バスアクセスがそのタイミングきは独
立した瞬間に、しかもマスクのタイミングに従って許可
される。従って、ユニットは許可を待っていゐその動作
を停止丁ゐことが必要である。′！た、バスを介して転
送（受信あるいは送信）されゐべき情報音一時的に記憶
す／）ためにバスインターフェースレジスタ全供給しな
ければならないが、あゐ場合においては、ユニットは他
のオペレーション全実施すること全継続丁ゐことができ
め。両方の場合において、マスクにおける同期が要求さ
れる。この他に、情報転送は、２つのユニラミ伴い、従
って、情報が送られるユニットとの別の同期が要求され
る。

斯かる同期は、情報転送に対″ｊ／８受取りユニットの
可用性全確認′ｒる第２前置対話あるいは既に起きた転
送の後の確認と共に起き心。如何なる場合でも、斯かる
確認は、それがプロセスの他のフェーズと重複できない
ため転送期間全長くしてしまう。一般的に、斯かる不都
合性は、バス全通して行なわれる情報交換をこれらのユ
ニットの任意のユニットとメモリとの間の情報交換に限
定することにより解消される。斯〃＼ゐ場合、ワーキン
グメモリはバスアクセス制御用のマスクとして作用″ｆ
′ゐことができ、バスアクセス用のマスタ同期はワーキ
ングメモリ同期と一致丁ゐ。

斯かゐ場合、例えば、米国特許第４，３０３，８０８号
に開示されているように、確認フェーズは、前置対話に
おいて暗に含んでいるため、必要とされない。

しかしながら、ワーキングメモリ全マスクとして選択す
ることが中央処理装置をマスクとし、て選択することと
互換性が無いことは明らかである。

■）バスは、幾つかの二二ツｌ互いに接続する複数の電
気リードから構成された通信チャンネルである。斯かる
リードは、かなりの長さケ有し且つこの長いリードに沿
って配設されていゐ幾つかのユニットに対する（コネク
タを通して）幾つかの接続により不規則なインピーダン
ス特性を有している。従って、バスはしばしば、電気［
ノイズ１及び信号反射を受けろ。従って、バスへの信号
転送は、各ユニットのインターフェースにおいて配設さ
れている駆動ゲート即ち［ドライバ１？通して制御しな
ければならないのが一般的でちゃ。

更に、各ユニットには適当な受取りゲートを配設しなけ
ればならない。これらのドライバはトライステート型で
なければならないことは明らかであるが、これは対応−
ｆ′ゐユニットがバスへの信号転送？何ら行わない時に
それらの出力インピーダンスが実質的に無限であゐＬう
に丁ゐためである。

使用されるドライバ及びレシーバは、バス通信プロセス
の期間をかなり増加せしめる約２０乃至４０　ｎ５ｅｃ
の代表的な信号伝搬遅延ケ有していゐ。

バス情報転送、例えば、あるユニットに↓ゐワーキング
メモリのアドレス指定及びメモリからの情報の読み出し
は約６００乃至８００ｎｓｅｃ’ｌｒ必要とするのが一
般的である。情報径路にドライバ及びレシーバが存在す
ると斯がゐ時間を４０乃至８０ｎｓｅｃ、即ち約１０％
程増加せしめんことが明らかである。

この状態は、同期のために、幾つかのラッチングレジス
タが相互通信ユニットに配設、あるいは情報径路上のこ
れらのユニットの１つに配設され心と更に劣化すめ。

概念上、各システムユニットハ、論理演算回路あゐいは
メモリ回路から情報？受け、斯ヵ・ゐ情報？斯かる回路
に選択的に転送して更に処理するそれ自身の内部チャン
ネルの回ジに組織されている。

内部処理サイクルは、処理されるべき情報が既にユニッ
トの中にある時は約６００乃至５００　ｎ５ｅｃと非常
に短い。しかしながら、処理されるべき情報が外部に送
られるかあるいは外部から受け取られ々場合は、レジス
タと、外部例えばシステムバスとの接続のためのゲート
と、が必要となゐ。このことは、情報が内部（あるいは
外部）バスに得られ小時間と情報が外部（あゐいは内部
）バスに得られる瞬間との間の実質的な遅延をもたらす
。

結論金述べると、構成のフレキシビリティと、バスアー
キテクチャによって得られゐ接続数の節約とは、実質的
に増加するオペレーション時間にとって有害であめ。

発明の概要 本発明は、断力・ゐ不都合全部分的に解消し且つ中央処
理装置がワーキングメモリから受け取った情報を処理し
なければならない時もこの中央処理装置に対して高いオ
ペレーション速度全保証″ｒゐバスアーキテクチャを提
供丁ゐ。同時に、本発明に従うシステムアーキテクチャ
は、前置対話と制御装置とワーキングメモリ間との情報
交換との重複全可能に丁ゐものである。これらの諸利点
は、中央処理装置が独立のチャンネル全通してワーキン
グメモリと通信′ｒ／）にも関わらずその周辺制御装置
がバスを介してワーキングメモリと通信するバスアーキ
テクチャによって得られ心。

バスアクセス制御は、バスアクセスをそれ自身の内部サ
イクルと同期化すめ中央処理装置に割り当て心のが基本
的である。このようにすると、この周辺制御装＃がらは
バス及びメモリアクセス要求は何ら送られず、中央処理
装置は、予備対話無しに、従って情報転送プロセスの遅
延無しにメモリに直接アクセスすゐことができ心。中央
処理装置がバス（及びメモリ）アクセス要求を認め且つ
バスが解放されている時、中央処理装置はその内部サイ
クル力・ら独立したタイミング即ちｌ１０Ｉ１０サイク
ルと同期されたメモリサイクルを活性化する。斯が心サ
イクルの期間中、他のバスアクセス要求の存在は、証明
され、このサイクルの終了時に、新しいバスアクセスが
即座に許可され心、新しいアクセス要求が無いと、バス
制御は中央処理装置のサイクルと再び同期される。

バス全弁して行なわれる、周辺制御装置とメモリ間、あ
るいは中央処理装置とメモリ間の接続は６方向接続ゲー
トにより行なわれろ。この６方向ゲートは、インターフ
ェースレジスタあゐいはレシーバ又はドライバ等の要素
の介在無しに中央処理装置の内部チャンネルとメモリを
直接接続すめ。

このようにして、中央処理装置とメモリ間の情報転送が
極端に速くなる。

第１図について説明す心。この図には、本発明に係／）
システムアーキテクチャが簡単なブロック図で示されて
いる。

第１図のシステムは、中央処理装置即ちＣＰＵ１．１つ
のアクセス制御ユニット２．１組の６方向通信ゲート６
、メインメモリ即ちＭＭ４及び共通チャンネル即ちＢＵ
Ｓ６’に通して並行に接続されている複数の入力／出カ
ブロセッサ即ちｌ１０Ｐ５−１を含む。

ＢＵＳ６は、アドレス／データ／命令の６方向転送用の
１群のリード６ＡＣ例えば２０本のり−ド）及び対立方
向制御信号の転送用の１群のリード６Ｂからなる。

リード６Ａの群は、６方向ゲート６の第１人力／出力群
Ｃに接続されてい心。リード６Ｂの群は、幾つかのプロ
セッサＩＯＰとアクセス制御ユニット２間の制御情報交
換に意図されている。

ｃｐｕｉｕ、アドレス／データ／命令の６方向転送のた
めに、２０本のリードの１群からなめチャンネル７Ａ’
に通してゲート乙の第２人力／出力群Ａと通信すゐ。Ｃ
ＰＵ１は、制御信号の交換のために、リード７Ｂの１群
を介してユニット２と通信丁な。

メモリ４は、メモリ４さゲート６の第６人力／出力群Ｂ
との間にアドレス／データ／命令の６方向転送を行うた
めに、リード８Ａの１群からなるチャンネル８を介して
ゲート６と制御ユニット２とに通信し、制御ユニット２
と制御信号を交換丁／）ために、リード８Ｂの１群から
なめチャンネル８を介してゲート６と制御ユニット２に
通信してい心。

後に詳しく説明されるが、制御ユニット２は、これらの
幾つかの入力／出力群Ａ、Ｂ、Ｃとの間に選択的に接続
を確立するために、これら幾つ力・のＩＯＰによる幾つ
かの同時メモリアクセス要求の場合にコンフリク）ｋ解
消するための優先ネットワーク、ＢＵＳ６及びメモリ用
のタイミングユニット、及びゲート６用の制御ロジック
から本質的に構成され心。ユニット２は、チャンネル１
０全通してゲート６金制御し、チャンネル１０を介して
選択信号ＣＡ、ＳＯ，Ｓ１がゲート６に送られる。ユニ
ット２及びゲート組６は、ＣＰＵ１とは独立して示され
てい心が、中央処理装置の一部分とすゐことができ且つ
ＣＰＵｋ含み且つ参照番号９で示されていゐ同一のプリ
ント基板の上に配設されるのが好ブしい。従って、この
システムは物理的に言うとプレート９、メモリ４、幾つ
かのｌ１０Ｐ３−１　、・・・・・、６−Ｎから構成さ
れ心。

ＢＵＳ６はこれら幾つかのｌ１０Ｐｔ−プレート９に接
続している。

チャンネル８は、プレート９をメモリ４に直接接続して
いるが、非常に短く丁ゐことができ、中間タップは持た
ず、ドライバ及びインターフェースレシーバｆ必要とし
ない。更に、各ｌ１０ＰはリードＭＭＲＥＱ１．・・・
・・　、ＭＭＲＥＱＮを介しテソれぞれプレート９のユ
ニット２に個々に接続されている。斯かるリードを通し
て、各ｌ１０Ｐはユニット２にＢＵＳ　６及びメモリア
クセス要求？送ゐことができ心。

第２図は、ＢＵＳ６’を構成していゐリード全示してい
る。ＢＵＳ　６は、データ及びアドレスの６方向の交換
のために２０本のリードＡＤＤＲ／ＤＡＴＡ’ｅ含んで
いる（チャンネル＜ＳＡ）。

チャンネル６ＢＩｄ、以下のもの全含む。

−幾つかのｌ１０Ｐからユニット２に総合信号ｌ１０Ｒ
Ｗを転送丁７）ように意図されたリードｌ１０ＲＷ、斯
か４　ＩＪ−ドは、その論理レベル０゜１に従って、そ
のメモリアクセスが読み出しあるいは書込みオペレーシ
ョンにそれぞれ必要力）否かを決定″ｊゐ。

−ユニット２から幾つかのｌ１０ＰにｌｌｏＰｋ選択す
る総合コード化された情報ＰＲＯＣＮｋ転送すゐように
意図された１組のリードＰＲＯＣＮ（その数はｌ１０Ｐ
の数に依存すな）。ｌ１０Ｐが８又ｆ′ｉ８より少ない
場合は、６本のリードで充分である。

一ユニット２全イネーブルして、ＢＵＳ　６及びメモリ
アクセスがリードＰＲＯＣＮＫ、［：つて規定されたｌ
１０Ｐに対して許可されたこと全焼つかのｌ１０Ｐに信
号で知らせるためのリードＥＮＩＯＰ。

リードＥＮＩＯＰに現われる信号は、リードＰＲＯＣＮ
に現われる信号に対す／）「ストローブ」として用いら
れる。これは更にタイミング機能を有している。

−ユニット２をイネーブルして、データがチャンネル６
Ａに現われていゐことを幾つかのｌ１０Ｐに対して信号
で合図すゐためのリードＤＡＳＴＲＯ０リードＤＡＳＴ
ＲＯに現われる信号はチャンネル６Ａに現われる信号に
対する「ストローブ１として用いられる。

−Ｉ１０Ｐ全イネーブルして、あるｌ１０ＰがＣＰＵＫ
、、ｃつて読み出されなければならないメモリにあゐメ
ツセージ葡記憶したこと？ユニット２に信号で合図す々
ためのリードＩ１０　ＩＮＴ。

−ＣＰＵが命令？あるｌ１０Ｐに送っていめことをユニ
ット２から幾つかのｌ１０Ｐに信号で合図すめためのリ
ードＩ１０　ＣＯＭ、この命令とこれに係６Ｉ１０Ｐの
種類は、チャンネル６Ａの内容によって規定され心。

一命令Ｉ１０　ＣＯＭが受けられたこと全関係すゐｌ１
０ＰからＣＰＵに信号で合図するためのリードＩ１０　
ＥＸ。

第６図は、本発明を理解すめ上で必要な形にあゐＣＰＵ
のブロック図を示す。

中央処理装置の構造の詳細と変化は当業者にとっては公
知である。幾つかの外部要素が付加されて本発明におい
て用いられる適当なＣＰＵ’に実施でき心、別の集積回
路は市場で入手できる。

！　これらの集積回路のアーキテクチャ及び応用は、製
造業者の技術マニュアルに工って広く開示されている、
尚これらの製造業者の内インテル（ＩＮ置　）、モスチ
ック（ＭＯ８ＴＥＫ　）　、ニー・エム・ディー（ＡＭ
Ｄ’）　、サイナテツク（５ＹＮＥＲＴＥＫ　）各社に
ついて述べる。

ＣＰＵ１は、実質的に、論理／演算ユニット即ちＲＡＬ
Ｕｌｌ、制御マイクロプログラムを含む制御メモリ１２
、制御メモリ１２に対すゐアドレスレジスタ即ちＲＯ８
ＡＲ１３，２つのマイクロ命令レジスタ１４．１５即ち
それぞれＲＯＲＩ。

ＲＯＲ２，マイクロ命令デコーダ１６及びタイミングユ
ニット１７を含む。

この他に、論理／演算ネットワークユニットＲＡＬＵＵ
適当なワーキングレジスタバンクを含んでいる。ＲＡＬ
Ｕｌｌは、タイミングユニットから２つのタイミング信
号ＯＡ、ＯＢｋそれぞれ受け取る２つの入力ＩＩ、Ｉ２
．異な／）位相において入力ゲートあるいは出力ゲート
として作用ｏｆ能であジ且つチャンネル７Ａに直接接続
されている第１組のゲートＤＡＢ　、異なった位相にお
いて入力端子あるいは出力端子として作用し得心第２組
のゲートＡＤ、及び信号ＩＮＴ及びｌ１０Ｅｋそれぞれ
受け取／８ための２つの入力Ｉ３．Ｉ４に含んでい心。

これらのゲートＡＤは、チャンネル２Ｃ１通してレジス
タＲＯ８ＡＲ１５０入力に接続され且つチャンネル２１
を介してレジスタ１４の幾つかの出力（ＲＯＲｌ）に接
続されている。

これらのゲートＤＡＩＩ、チャンネル７Ａの他に、チャ
ンネル２２を介してレジスタ１４の幾つかの出力（ＲＯ
Ｒｌ）に接続されてい心。

レジスタ１６の出力は、その出力がレジスタ１４（ＲＯ
Ｒｌ）及びレジスタ１５（ＲＯＲ２）の両方のレジスタ
の入力に接続されてい小制御メモリ１２のアドレス指定
人力に接続されてい／）。

レジスタ１５の出力は、デコーダ１６の入力に接続され
てい心。

レジスタ１３（ＲＯ８ＡＲ１）は、タイミングユニット
から受けられるタイミング信号ＣＥＮＲＡが「１」であ
め時、アドレスがロードされ心。

ＣＥＮＲＡがｒｏｊであゐ時、ＲＯ８ＡＲに含まれるア
ドレスはその出力において安定して存在す心　。

レジスタ１４（ＲＯＲｌ）ｕ、タイミング信号ＰＨＡＫ
工って制御メモリからの出力にマイクロ命令をロードす
めようにイネーブルされ心。ＰＩ（Ａが「１」である時
、このマイクロ命令はロードされ同時にその入力は高イ
ンビダンス状態に保持される。ＰＨＡが「０」である時
、ＲＯＲｌに含まれるマイクロ命令はそれらの出力に安
定的に存在する。

同様にして、レジスタ１５（ＲＯＲ２）は、タイミング
信号ＰＨＡ−４１］によってマイクロ命令をロードすゐ
ようにイネーブルされゐ。そしてこのマイクロ命令はＰ
ＨＡ＝ｒＯｊＴある時それらの出力において安定して存
在する。

ユニツ）ＲＡＬＵｌｌのオペレーンヨンハ、各各が第１
フエーズ及び第２フエーズの期間であってその期間中に
それぞれΩＡ−１及びｃ３Ａ＝０であゐ幾つかのマシン
サイクルの期間中に起き心。

０Ａ＝１である場合、ゲート組ＤＡＢ及びＡＤの各々の
１つは、ＲＯＲ１に含まれるマイクロ命令の一部？入力
に受け＠ゐようにイネーブルされ心。この目的ケ達成丁
ゐために、ΩＡ＝１となゐインタバノ哨でＰＨＡ＝０と
なゐ。この工うにして受け取られたマイクロ命令は、マ
シンサイクルの期間中にＲＡＬＵｌｌによって実施され
たオペレーションを制御す、ｂ０斯かるオペレーション
の中で、制御メモリにおいて後続丁ゐマイクロ命令アド
レスが確立される。

第２フエーズの期間中、アドレスはグー）ＡＤに得られ
且つＲＯ８ＡＲ１３にロードされる。この目的を達成す
るために、ΩＡ＝Ｏであゐ時ＣＥＮＲＡ＝１となる。第
２フエーズの期間中は常に、グー）ＤＡＢは、必要に応
じて、チャンネル７Ａから幾つかの情報全党は取りある
いはチャンネル７Ａに幾つかの情報？ロード′ｆ７）よ
うにイネーブルされろ。これは、ベンディングのマイク
ロ命令が、入力／出力オペレーション即ち読出し／書込
みメモリあめいはｌ１０Ｐに対して制御を渡すことを制
御する場合に起きる。これらのオペレーションは後に詳
しく説明すめ。

レジスタ１５（ＲＯＲ２）にロードされゐマイクロ命令
は、デコーダ１６によって、１組の命令（マイクロ命令
）に復号され心。これらの命令は、ユニット１の外部の
オペレーションとタイミングユニット１７のオペレーシ
ョンの両方全制御し且つ、一旦レジスタ１５にロードさ
れｂとマシンサイクルの残りの全ての期間にわたって存
在Ｔｈ。

本発明全理解する上で重要な命令は以下の通りである。

−ＣＤＯＵＴ　：この命令は、マシンサイクル中に、Ｒ
ＡＬＵｌｌがチャンネル７Ａに外側に転送されなければ
ならない幾つかの情報をロードすることを意味する。

−Ｃ２３：この命令は、マシンサイクル中にＣＰＵが読
出し／書込みメモリサイクルを開始丁ゐことを欲丁ゐこ
とを示してい心。

−ＩｌｏＣＯＭ：この命令は、ＣＰＵがあゐｌ１０Ｐに
対す心命令の送り出し金欲することを示している。

一■ＮＴＲ８：この命令は、ＣＰＵがＲＡＬＵによって
受け取られた割込信号ＩＮ’ｌ！ｊセットすることを欲
していることを示す。

−ＬＣ：この命令は、ベンディングのマシンサイクルが
、決定されたオペレーション、例えば、ＲＡＬＵｌｌに
含１れる局部メモリに対するアクセスの実施を管理する
ために、あめいは書込み／読出しメモリの場合にそれ自
身のサイクル期間全メモリ４のサイクク期間に整合させ
ろために長くなければならないことを示す。

命令ＬＣは、Ｎ０Ｔ１８’に介して直接的な形及び反転
された形でタイミングユニット１７に送られ心。

命令ｌＮＴＲ１ｊタイミングユニツト１７から信号Ｒ８
Ｔが来た状態で（ＮＡＮＤゲート１９ケ介して）ＮＡＮ
Ｄをとられ、（ＩＮＴＲＳ＝１で杭場合）マシンサイク
ルの終了時に０に落ち小信号Ｒ８ＩＮＴを生成する。

命令Ｉ／ＱＣは、（ＡＮＤゲート６０全介して）信号Ｒ
８ＴとＡＮＤ’（ｒとられＲ８Ｔとしてタイミングを取
られた信号Ｉ１０　ＣＯＭ’Ｔｈ生成する。

ユニット１７は、幾つかの周期的タイミング信号を出力
に生成する。これらのタイミング信号の幾つかは、例え
ばＣＥＮ　ＲＡＤ、ＰＨＡ、下ＨＡ、ｌは、ＣＰＵ１の
タイミングにのみ用いられ、他の信号、例えばＯＡ　、
Ｒ８Ｔは、ＣＰＵ１及び制御ユニット２のタイミングに
用いられ、他の信号、例えばＯＡ、ＣＫ、ＴＰ６．ＣＬ
ｌ　（後に述べる）はユニット２のタイミングに用いら
れ心。

ユニット１７は、ユニット２からの信号Ｃｌ０ＣＹＣを
入力に受け取々。

信号ＩＮＴ　、ｌ１０Ｅ　、ＣＤ０ＵＴ　、Ｃ２３。

Ｉｌｏ　ＣＯＭ、Ｒ８ＩＮＴ、ＣＫ、Ｃｌ０ＣＹＣ。

ΩＡ、ＯＡ、ＣＬ１に転送する幾つかのリードは第１図
のチャンネル７Ｂｔ−構成してい心。

説明全簡単にするために、以下においては斯か６１７−
ドをそれらが転送すめ信号と同一の参照名音用いて呼ぶ
ことにする。

タイミングユニット１７は、実質的に発振器６４、シフ
トレジスタ３６．２つのフリップフロップ３７．２３及
び適当な論理ゲートから構成されゐ。

発振器６４は、予め確立された５　０　ｎ５ｅｃの周期
を有する矩形波クロック信号ＣＫを生成する。

斯かる信号は、シフトレジスタ６６の入力及びクリップ
フロップ３７．２３の入力に適用されゐ。

その他に、既に述べたように、この信号はユニット２に
転送される。

１０ピツト容量を有するシフトレジスタ６６は、［１１
に永久に接続されている直列人力ＳＩ。

「０」に永久に接続されている１０個の運行なロード入
力及び２つの制御人力ＩＳ１及びｌ５Ｏｋ含んでい心。

ＣＫの各立ち上がりエツジにおいてｌ５Ｏ＝１及びＩ　
Ｓ　１＝０の時、レジスタ６６は各セルに含まれる論理
レベルを後続のレベルにシフトすめ。

ｌ５Ｏ＝Ｏ及びｌ５１＝Ｏの時、レジスタ６６は現在の
状態にロックされ心。即ちクロックパルスはその状態全
修正丁ゐことがない。

ＣＫの各立ち上がりエツジにおいてｌ５Ｏ＝１及びｌ５
１＝１の時、レジスタは、幾つかのセルドする。実際に
は、それはリセットされる。

タイミング信号ＴＰＯ，ＴＰ１．・・・・・・、ＴＰ９
　ｔＬ　ｖジスタロ６の幾つかの出力に得られる。これ
らの信号のタイミングは第４図に示されている。

入力ＩＳ１は、Ｎ０Ｔ２４を介して信号Ｒ８Ｔから得ら
れろ信号Ｒ８Ｔを受け取々。Ｒ８ＴはＡＮＤ−ＯＲ−Ｎ
ＯＴゲート２５からの出力中に得られ心。

ゲート２５は、第２ＡＮＤ部の入力に信号ＬＣ及びＴＰ
４全４金受る。

入力ＩＳＯは、入力に信号Ｃｌ０ＣＹＣ，Ｃ２３、ＴＰ
３を受けるＮＡＮＤゲート２６の出力に接続されている
。

レジスタ２６の動作は簡単に説明すると以下の通りであ
る。

レジスタが満たされていない初期のリセット状態（ＴＰ
９＝０．ＴＰ４＝Ｏ，ＴＰ３＝Ｏ）から、レジスタは、
各クロックパルスにおいてその最初のセルよりロード全
開始すゐ。４クロツクパルスの後ＴＰ３Ｈ１に上昇する
。この時点においてＣ２３及びＣｌ０ＣＹＣが１でもあ
る場合、レジスタの状態はロックされゐ。そのかわジ、
信号Ｃ２３、Ｃｌ０ＣＹＣの内少なくとも１つが０にあ
る場合、レジスタはロードを続ける。５クロツクパルス
の後ＴＰ４は１に上昇する。従ってＬＣ＝１である場合
信号Ｒ８Ｔは１に上昇すゐ。

後続するクロックによると、即ち６クロツクパルスの後
、レジスタ２１がリセットされる。

ＬＣ＝Ｏである場合レジスタ６６はロードを続ける。１
０クロツクパルスの後、ＴＰ９は１に上昇しＬＣ＝１の
時、信号Ｒ８Ｔが生成される。

後続するクロックに↓９、即ち１１クロツクパルスの後
、レジスタ６６がリセットされる。

結論金言うと、レジスタ６６は、可変期間のマシンサイ
クル？循環的に進展させ且つ限定する。

ユニット２からの信号Ｃｌ０ＣＹＣがない場合、これら
のサイクルはそれぞれ信号ＬＣ又ＵＬＣの存在に従って
３００　ｎ５ｅｃ又は５００　ｎ５ｅｃの期間？有すゐ
。

信号Ｃｌ０ＣＹＣが信号Ｃ２３と共にユニット２の中に
存在すめ時、ベンディングのサイクルはＣｌ０ＣＹＣが
再びレベル０に落ちゐ迄中断されゐ。

Ｄ種のフリップフロップ３７は、クロック入力に信号Ｃ
Ｋ’に受け、Ｄ入力にＮＡＮＤ２７からの出力の信号Ｒ
８ＴψＴＰ１に受け取る。

フリップフロップ６７の出力には信号ωＢ及びＺＢが得
られる。同様にして、信号ＣＫにエリクロックされ且つ
その人力りにＡＮＤ　、　ＯＲ、ＮＯＴゲート２８から
得られる信号ＴＰ２＋ＴＰ４十Ｃ２ろを受け取るフリッ
プフロップ２３からの出力中に信号ΩＡ及びｇ３Ａが得
られ心。

信号ＣＬ１がＡＮＤＮ−ゲート全通してρＡ及びＯＢの
論理積として得られ心。

信号ＣＥＮＲＡ　、　ＰＨＡ　、ＰＨＡが、第６図にお
いては簡略全期するために図示されていない論理回路を
介して、信号ＯＡ及びＯＢから得られ心。

第４図は、これら幾つかの信号のタイミング図を示す。

これから明らかのように、ＣＥＮＲＡが論理演算によっ
て得られ、ＰＨＡ＝のＡ・ρＢであり、更にＰＨＡ＝ｌ
１５Ａ・のＢである。

第４図の場合、通常のタイミングサイクルと長いサイク
ルの場合が示されている。（それぞれダイアグラムＮＯ
ＲＭとダイアグラムＬＯＮＧ）。

長いサイクルの場合、以下のことが明らかであゐ。即ち
、順序番号４を重器ゐクロックツくルスと順序番号５を
有−ｆ’ｈクロックパルスとの間において、サイクルは
信号Ｃｌ０ＣＹＣと信号Ｃ２３とが同時に存在す心こと
により、可変数のタロツク期間にわたって延在（ＨＯＬ
Ｄ　）Ｌ得ゐ。

タイミングサイクルとＣＰＵサイクルとの相互関係は、
任意に確立することができ心。

例えば、マシンサイクルにレジスタ６６がリセットされ
ると（ＣＫ＝０によって定められろ瞬間に）すぐに開始
′ｒゐ↓うにでき心。

概念的には、ＯＡが１に上昇した時の瞬間をサイクル開
始とみなした方が好ましいであろう。事実、既に述べた
ように、ＲＡＬＵｉ　１は、斯かる瞬間から開始すゐサ
イクルの期間中にそのオペレーションを制御す心円部命
令の受け取りを開始すゐ。その他にその長さから独立し
てマシンサイクルは２つのフェーズに分割されゐ。

第１フエーズの期間中、のＡ＝１の時、ＲＡＬＵｌｌは
必要な命令を受け且つ後続のマイクロ命令アドレスを発
生する。

第２フエーズの期間中、ΩＡ＝００時、ＲＡＬＵｌｌは
、出力ＡＤに次のマイクロ命令アドレスを発し、必要な
らば、ゲートＤＡＢ’ｉイネーブルして外部と通信せし
め心。第２フエーズの全部（及び少し前）の期間中、Ｒ
ＡＬＵ　１１の外部のオペレーション全制御するのに必
要な命令（マイクロ命令）も得られ心。

制御ユニット２を詳細に検討丁ゐ前に、第７図において
ブロック図で示されているワーキングメモリＭＭ４のア
ーキテクチャについて簡単に説明する。

メモリ４のアーキテクチャは、公知であジ、且つ従来の
型式であり、従ってほんの少しの説明しか必要としない
。よジ詳細な説明は、例えば、米国特許第４，２４９，
２５３号を見れば明らかである。

メモリ４は、入力命令のラッチング用レジスタ８０（Ｃ
ＲＥＧ）、入力アドレスのラッチング用レジスタ３１（
ＡＲＥＧ）、入力データのラッチング用レジスタ８２（
ＩＲＥＧ）、出力データのラッチング用レジスタ８３（
ＯＲＥＧ）、タイミング／制御ユニット８４及びメモリ
セルマトリックス８５即ちメモリモジュールを含む。

レジスタ８１及び８２の入力は、チャンネル８Ａに直接
接続されている（第１図）。

レジスタ８０は、チャンネル８Ｂ’に介して人力に幾つ
かのメモリ命令を受けろ（第１図）。

第７図は、実施されるべきオペレーションを特定丁ゐ命
令？リードＷＣ全介してレジスタ８０が入力に受け取々
ことを示してい心。この命令が論理レベル１にあ６時、
そのオペレーションは書込みオペレーションであり、こ
の命令が論理レベル０でする場合、そのオペレーション
は読ｆｆｔ　Ｌ、オペレーションであめ。

一般的に、メモリ４は、例えば、このメモリが全てｆぞ
勿並行（即ち２バイト）に読み出され心かあ心いは書き
込１れ／８か又は１バイトのみが読出し／書込みをされ
るべきか及びこのバイトが右のバイトかあるいは左バイ
トであゐべきかｔ定め６別の命令全党は取め。

これらの特徴は、完全に本発明の範囲外にあめ。

制御／タイミングユニット８４は、周期的タイミング信
号ＣＫ及び活性化命令ＧＯＭＭｋチャンネル８Ｊｌ−介
して入力に受け取る。活性化命令ＧＯＭＭＶｉ、レジス
タ８０及び８１に灯器ゐり一ド例えはＷＣに現われ心命
令及びチャンネル８Ａに現われ心アドレスのロード金も
たらす。命令ＧＯＭＭが受け取られると、タイミング／
制御ユニットが活性化される。このユニットは、タイミ
ングサイクル？発生しこの期間中適当な命令が生ずる。

斯かる命令は、レジスタ８１に含１れゐアドレスによる
モジュール８５のアドレス指定全制御し、オペレーショ
ンが書込みオペレーションである場合、これらの命令は
書込１れゐべきデータをレジスタ８２にロードすること
さ書込筐れ心べきデータをモジュール８５へ送ジ出すこ
とを制御する。オペレーションが読出しオペレーション
である場合、これらの命令は、読み出されたデータ□の
レジスタ８３へのロードとそれらのチャンネル８Ａへの
転送音制御する。

開示されたメモリは、多重送信技術によってアトルス及
びデータ全転送するのに１つのチャンネル８Ａのみが用
いられる種類である。

実際、モジュール８５のオペレーションの場合、書き込
まれるべきデータが必要であり且つ読み出されたデータ
がメモリサイクルの終了においてのみ得られると同時に
メモリサイクルの開始において既にアドレスが得られて
いることが必要である。

一般的に、メモリ４は、８００　ｎ５ｅｃ　のサイクル
を有することができ、書き込まれるべきデータがサイク
ルの開始の後、少なくとも６００　ｎ５ｅｃ後にレジス
タ８２に得られること全必要とし、同時に読み出された
データがレジスタ８４の出力においてサイクルの最後の
１５０　ｎ５ｅｃの期間中に得られること全必要とする
。

これらの説明の後、まだ制御ユニット２について説明し
ていないが、ＣＰＵ１によって実行される読出し／書込
みメモリオペレーションについての説明全行なわう。後
に説明するように、ｌ１０Ｐからのアクセスメモリ要求
が何ら受け取られていない場合、制御ユニツ）２．１Ｃ
ＰＵ１とメモリ４占の間の情報交換に対して透明であり
、ＣＰＵ１とメモリ４との間の交換に対するゲート６の
状態をプレセットする。従って、５５０　ｎ５ｅｃの第
１マシンサイクルの期間中、ＣＰＵ１はメモリ活性化命
令全発生し且つ出力ＤＡＢにアドレスを置くことができ
る。このアドレスは、サイクルの開始の後の２５０　ｎ
５ｅｃでチャンネル７Ａに得られ（第４図）、斯かるゲ
ートに因る且つ接続の長さに因る唯一の伝搬遅延を伴い
ゲートろ全弁してレジスタ８１の入力に得られる。これ
は、バス及びレジスタ、カスケード上のドライバ及びレ
シーバを通して接続が行なわれる場合とは異なる。

命令２６はアドレスの前でも得られ、しかもＣＰＵサイ
クルの開始の後の３００　ｎ５ｅｃ　において、即ち、
アドレスがレジスタ８１の入力に安定して存在する時に
メモリ４によって受け取られる工うにするために、後に
説明するように、制御ユニット２によって適当に遅延さ
れる。従って、レジスタ８１は、ロードすることができ
、メモリサイクルが開始する。

第１マシンサイクルの終了において、５５０ｎｓｅｃの
長さの第２マシンサイクルを開始する、このサイクルの
第２フエーズ（ΩＡ＝Ｏ）の期間中、ＣＰＵ１ｔＩ′ｉ
ゲー）ＤＡＢをイネーブルして、メモリに書き込まれる
べきデータを送りあるいけメモリから読み出されるべき
データ全党は取る。従って、第２ＣＰＵサイクルの開始
の後の２５０ｎｓｅｃにおいて、近似的にはメモリサイ
クルの開始の後の５５０　ｎ５ｅｃにおいて、書き込１
れるべきデータはメモリサイクルの開始の後の６００　
ｎ５ｅｃ　においてチャンネル８Ａに得られる。

読み出しの場合、メモリサイクルの開始の後の６５０　
ｎａｅｃ　において、即ち、第２ＣＰＵサイクルの開始
の後の約４００　ｎ５ｅｃにおいてメモリチャンネル８
Ａに得られる読出しデータは、第２サイクルの開始の後
の５００　ｎ５ｅｃにおいてゲートＤＡＢに確実に得ら
れ、例えば、「ストローブ」として用いられる信号ΩＢ
の立ち上が９エツジと共にＲＡＬＵｌｌにロードするこ
とができる。

第６マシンサイクルにより、ＣＰＵＩＶｉ新しいアクセ
スメモリオペレーション等を制御することができる。

メモリとＣＰＵＩとの間の転送速度ハ毎秒１ｏ９／１１
００メモリオベレーショ／に等しく、メモリアクセスを
得るためのユニット２との如何なる予備対話によっても
防害されない。ここで銘記すべきことは、８００　ｎ５
ｅｃのメモリサイクルエリ長い、メモリ読出しのための
’１００ｎｓｅｄ７）期間がアドレスを送る且つデータ
を送信／受信する唯一のＤＡＢゲーグーいるＣＰＵ１の
構造的結合によって制限され、同時に、読出し／書込み
メモリオペレーションが前のオペレーションの成功によ
って全体的に調整されること及びこれらのアドレスがマ
シンサイクルの第２フエーズにおいてのみＣＰＵ１に得
られるようにする。論理的結合によっても制限されるこ
とである。

仮想的なＣＰＵ１がデータ金メモリに送ったり、メモリ
から受け取ったりでき、同時に後続の読出しオペレーシ
ョンに対するアドレスをメモリに送ることもできる場合
、メモリアクセスオペレーションに対応するＣＰＵサイ
クルの重複が得られ、転送速Ｉｆｈメモリサイクルの長
さによってのみ影響される。実際は、斯かるＣＰＵ１の
アーキテクチャは用いられない。何となれば、別の読出
し／書込みオペレーションを開始する前に各読出し／書
込みメモリオペレーションの成功を確がめることか好ま
しいからである。事実、この事柄が本発明の範囲外にあ
っても、書込みのためにメモリによって受け取られる情
報及びメモリがら読み出される情報は関連するパリティ
ピッ）ｋ介して検出されたエラーに工っで影響され得る
ことが知られている。

最初の場合、メモリはサイクルの終了においてエラー信
号を生成し、第２の場合におい・てはＣＰＵ１自身がエ
ラーを検出する。両方の場合において、エラー制御の結
果はメモリサイクルの終了においてのみＣＰＵ１に得ら
れる。従って、他のメモリオペレーションは、前のメモ
リオペレーションが完了する前に紹められることはない
。

第５図は制御ユニット２を詳細に示す。

ユニット２の機能は、ＢＵＳ６及びメモリ４に対する幾
つかのｌ１０Ｐアクセス要求を取り扱い且つｌ１０Ｐか
らのアクセス要求が現われない時に、ＣＰＵ１によるメ
モリ４のアクセスを透明な方法で取ジ扱うことにある。

基本的に言って、ユニット２は、優先ネットワーク、タ
イミングユニット、ゲート３に対する制御ロジックを含
む。

この優先ネットワークは、レジスタ４０．優先エンコー
ダ４１、制御フリップフロップ４２及び後に検討される
論理ゲートから構成される。

ゲート６の制御ロジックは、フリップフロップ４４及び
後に検討される論理ゲートからなる。

タイミングユニットは、シフトレジスタ４６及びＮＡＮ
Ｄゲート５６から構成されている。このタイミング信号
ツ）Ｕ、活性状態及び不活性状態を有し得る。活性の場
合、このユニットは、ｌ１０Ｐ（入力／出力）サイクル
を定める一連のタイミング信号ＴＭＯ、・・・・・、Ｔ
Ｍｌ２（タイミングユニット１７として）を生成する。

不活性の場合、信号ＴＭＯ、ＴＭｌ　２が論理レベル１
に永久に置かれる。

ここで優先ネットワークを考慮すると、レジスタ４０の
入力は、レシーバ４６を介してリードＭＭＲＥＱに接続
されている。リードＭＭＲＥＱに現われるアクセスメモ
リ要求は、レベル１にある信号が制御人力Ｅに受けられ
る時にレジスタ４０にラッチされる。制御入力Ｅは、２
つのＡＮＤ入力部を有するＡＮＤ−ＯＲゲート４７の出
力に接続される。第１部の２つの入力は、リードＣＬ１
と７リツプフロツプ４２の出力Ｑにそれぞれ接続されて
いる。第２部の２つの入力は、フリップフロップ４２の
出力Ｑと及びＮＯＲゲート４８の出力にそれぞれ接続さ
れている。

ＮＯＲゲート４８は、２つのタイミング信号ＴＭ４．Ｔ
Ｍ１１−人力に受け取る。レジスタ４０の出力は、優先
エンコーダ４１の入力に接続されている。

この優先エンコーダは、各入力に現われる信号に対して
予め確立された優先順位を割り当て、そのＣＯＤ出力に
、入力に現われる最も優先順位の高い信号全表わすコー
ド奮発する。

エンコーダ４１のＣＯＤ出力は、ドライバセット４９金
介してリードＰＲＯＣＮに接続されている。更に、エン
コーダの出力ＯＲＵ、少なくともアクセス要求が入力に
現われる毎に論理レベル１にある信号奮発する。出力Ｏ
Ｒは、ＡＮＤゲート５０の入力に接続されている。ＡＮ
Ｄゲート５０の第２人力は、リードＣ２３に且つフリッ
プフロップ４２の出力２に接続されている入カケ有する
ＮＡＮＤゲート６８の出力に接続されている。

ＮＡＮＤゲート５０の出力は、フリップフロップ４２の
入力Ｊに且つＮ０Ｔ５１に介して入力Ｋに接続されてい
る。フリップフロップ４２のクロツり入力は、２つのＡ
ＮＤｔＲｋ有−ｊるＡＮＤ−ＯＲゲート５２の出力に接
続されている。第１　ＡＮＤ部は、フリップフロップ４
２の出力Ｑに接続されている入力を有し且つ第２人力に
タイミング信号ＴＭｉ受ける。第２ＡＮＤ部は、クリッ
プ７０ツブ４２の出力Ｑに接続されている入力を有し且
つ第２人力にタイミング信号Ｒ８Ｔ＝に受ける。

ＣＰＵ１とメモリ４との間のあるいはチャンネル６Ｂと
メモリとの間の通信径路はマルチプレキサ５６によって
確立されている。

マルチプレキサ５６は、第１人力にＣＰＵ１から来る信
号ＣＤ０ＵＴ’に受け、レシーバ６５を通して第２人力
にＢＵＳ６から来る信号ｌ１０ＲＷを受ける。

マルチプレキサ５３の出力は、その論理レベル０又は１
にそれぞれ応じてメモＩＪＩｃ読出し／書込み命令を転
送するり−ドＷＣに接続されている。

メモリ４の活性化は、リードＧＯＭＭにある論理レベル
１に置かれる命令によってもたらされる。

リードＧＯＭＭは、第１人力にタイミング信号ＴＭ４を
受けるＮＡＮＤゲート５４の出力に接続されている。

ＮＡＮＤゲート５４の第２人力に、ＣＰＵ１がら来る信
号ＴＰ６及び命令Ｃ２３に入力に受けるＮＡＮＤゲート
６３の出力に接続されている。

メモリ４は更に、総合リードを通してＣＰＵ　１からタ
イミング信号ＣＫ’（５受は取る。

リードＷＣ、ＣＫ　、ＧＯＭＭは、第１図のチャンネル
８Ｂｋ構成する。優先ネットワークのオペレーションは
、後に検討されるユニット２のタイミング部全詳細に説
明すること無くここで検討することにする。

フリップフロップ４２の状態は基本的には、■１０サイ
クル、即ちｌ１０Ｐの１つに↓るメモリ及びＢＵＳ　６
の占有が行なわれているが否が全示している。

フリップフロップ４２が七ッ゛トされると、それはその
直接出力Ｑに信号Ｃｌ０ＣＹＣ＝１を生成し、それがリ
セットされると、その反転出力−Ｑ−に信号Ｃｌ０ＣＹ
Ｃ＝１を生成する。

ソリツブフロップ４２がリセットされると工１０サイク
ルは何も行なわれず、タイミング部ハネ活性であり、Ｔ
Ｍ４は論理レベル１に保持され、ＣＰＵ１は論理レベル
０にある信号Ｃｌ０ＣＹＣを受ける。それ故、ＣＰＵ１
は通常そのマシンサイクル？、それ自身の必要に応じて
通常あるいはそれより長く実行する。詳細に説明すると
、ＣＰＵ１がメモリのアクセスを欲する場合、ＣＰＵ１
に信号ＴＰ６によって適当にタイミングを取られるとＮ
ＡＮＤ３１及び５４金介して転送される命令Ｃ２３’を
生成し、命令ＧＯＭＭｋ発生する。ＣＰＵ１と制御ユニ
ット２との間には何ら予備対話は起こらず、ＣＰＵは遅
延無しにメモリ４をアクセスすることができる。メモリ
オペレーション（読出し／書込み）の種類は、信号ＷＣ
’ｒ生成するマルチプレキサ５３を介してメモリ４に転
送される命令ＣＤ０ＵＴによって確立される。

ＣＰＵ１は、そのオペレーションの期間中、各マシンサ
イクル毎に、信号ＣＬ１及びＲ８Ｔｋ周期的に生成する
。第４図について説明する。ＣＬｌは、ＣＰＵ１サイク
ルの終了時に発生され、Ｒ８ＴはＣＬｌの直前に生成さ
れる。

フリップフロップ４２がリセットされると、ＣＰＵのサ
イクルＮの終了時に生成される信号ＣＬ１は、レジスタ
４０のロード全イネーブルし、リードＭＭＲＥＱに現わ
れる可能なアクセス要求はレジスタ４０にロードされ、
復号器４１の入力において得られるようになる。しかし
ながら２００　ｎ５ｅｃ　より短い特定の時間の後に、
エンコーダ４１はアクセス要求状態に対応する信号を出
力ＣＯＤ及びＯＲに得られるようにする。少なくとも１
つのアクセス要求が現われる場合、出力ＯＲは１に上昇
する。ＣＰＵ　１の後続のサイクルＮ＋１の終了時にお
いて、即ちＣＬｌの直前において、Ｒ８ＴはＡＮＤ−Ｏ
Ｒゲート５２を介してＣＬＯＣＫパルスをフリップフロ
ン７’４２ニＪ用する。ＣＰＵ１のサイクルＮ＋１がＣ
ＰＵ　Ｉ力１らのメモリオペレーション、即ちＣ２３＝
０全必要としない場合、ノリツブフロップ４２はセット
されあるいはエンコーダ４１の出力ＯＲがレベル１ある
いはＯＫあるか否かに応じてリセットに保持される。Ｃ
２３＝１の場合、フリップフロップ４２のセットが抑制
される。事実、ＣＰＵ１のサイクルＮ＋１の終了時にお
いて検討される■１０Ｐメモリアクセス要求は読出し／
書込みメモリオペレーションを必要としている既に行な
われているＣＰＵ１オペレーシヨンに優ることができな
い。斯かる場合、ＣＰＵ１アドレスはサイクルＮ十１に
よジグートＤＡＢ及び３を介してメモリ４全アドレスし
、且つ後続のサイクルＮ＋２によりメモリに書き込まれ
るべき情報ｔチャンネル７Ａにロードするあるいはチャ
ンネル７Ａからメモリから読み出された情報を受けるメ
モリオペレーションを完了する。サイクルＮ＋２の終了
時においてのみ信号Ｒ８ＴＩＵフリップフロップ４２の
組をもたらす、即ちベンディングの要求ＭＭＲＥＱが検
討される。

結論を述べると、ｌ１０Ｐアクセスメモリが何ら行なわ
れていない場合、ＭＭＲＥＱの状態は、ｌ１０Ｐ要求が
何も現われていない事を条件とすると、それが欲する毎
に遅延無しにメモリをアクセスする事ができるＣＰＵ１
のオペレーションと同期しながらユニット２によって周
期的に調べられる。

ＣＰＵ１によるメモリ４のアクセスは、２つのＣＰＵサ
イクル、即ちアドレスサイクル及び読出し／書込みサイ
クルの期間中に起きる。

ユニット２が幾つかのアクセス要求ＭＭ　ＲＥ　Ｑを検
出し且つＣＰＵ１の可能な走行メモリオペレーションが
完了すると、フリップフロップ４２がセットされ、バス
６を介して行なわれるアクセスメモリオペレーションの
タイミング制御がユニット２のタイミング部によって実
行される。事実、フリップフロップ４２がセットされる
と、ＣＰＵ１に送られる信号Ｃｌ０ＣＹＣｔ’ｊ論理レ
ベル１に置かれる。従って、ＣＰＵ　ＩＨそのマシンサ
イクルと共に非同期的に進み続けることができるが、し
かし、マシンサイクル中に、メモリオペレーションが要
求される場合、メモリアクセスは抑制され、対応するマ
シンサイクルはＣｌ０ＣＹＣが再び０に落ちる迄停止す
る。更に、フリップ７０ツブ４２がセットされると、ユ
ニット２のタイミング部によって生成するタイミング信
号を受け取る、分の−ＯＲゲート５２及び４７の入力部
ＡＮＤがイネーブルされる。その代わり、ＣＰＵ１から
の信号Ｒ８Ｔ１及びＣＬｌを受ける入力部ＡＮＤは、Ｃ
ｌ０ＣＹＣ＝０であるため抑制される。

ここで、シフトレジスタ４６及びＮＡＮＤ　５６を含む
ユニット２のタイミングユニットを検討することは有用
である。

シフトレジスタ４ろの直列人力ＳＩは、ＮＡＮＤゲート
５６の出力に接続され、そのクロック入力に信号ＣＫ金
受ける。

ＮＡＮＤゲート５６の第１人力は、フリップフロップ４
２の出力Ｑに現われる信号Ｃｌ０ＣＹＣ（ＩＴ受け、第
２人力は、レジスタ４３の総合出力に現われる信号ＴＭ
ａを受ける。

フリップフロップ４２がリセットされると、論理レベル
１がレジスタ４３の入力ＳＩに現われ、レジスタがロー
ドされる。即ち、その出力ＴＭＯ。

・・・・・、ＴＭ１２が論理レベル１に置かれる。

フリップフロップ４２がセットされると、レジスタ４６
の入力ＳＩがＯに落ち、レジスタ４３は各パルスＣＫに
おいて次第に放出する。即ち、出力ＴＭＯ、・・・・・
・、ＴＭ’１２が順次Ｏに落ちる。

出力ＴＭ８が０に落ちると、レジスタ４６の入力ＳＩは
１に上昇し、このレジスタは後続のパルスＣＫによって
再び満たされる。

ＴＭ８が再び１に上昇すると、フリップフロップ４２が
クロックパルス金堂け、このフリップフロップはその人
力Ｊ及びＫの状態に従ってセットに保持されるかあるい
はリセットされる。

ノリツブフロップ４２がセットに保持される場合、レジ
スタ４３は再び出力？開始し、そうでない場合、レジス
タ４３はその充填全完了しフリップフロップ４２が再び
セットされる迄その充填された状態全維持する。

第６図は、出力ＴＭＯ，・・・・・、ＴＭ１２の幾つか
に現われる信号と幾つかの派生信号のタイミング図を示
す。

レジスタ４６全展開すると９００ｎｓｅｃｋ有する後続
のｌ１０（入力／出力）タイミングサイクルが定められ
る。これらのサイクル内において、出力ＴＭＯ，・・・
・・・、ＴＭ１２に現われる信号は適当なインターフェ
ース信号を生成するのに用いられる。

第５図及び第６図を一緒に検討すると、信号ＴＭ２は、
ドライバインバータ５７全通して、ＢＵＳ６の信号ＥＮ
ＩＯＰｋ発生することが分かる。ｌ１０ＰによるＥＮＩ
ＯＰの受け取！ｌｌは、バスサイクルを効果的に開始す
る。即ち、ＢＵＳアクセスを受けたｌ１０Ｐが実際にチ
ャンネル乙に幾つかの情報全ロードすることができる。

ここで銘記することができるのは、信号ＥＮＩＯＰが、
ｌ１０Ｐサイクルの開始に対して約１５０ｎｓｅｃ　の
遅延？もって生成することである。斯かる遅延は、前の
メモリオペレーションの完了を可能にするために重要な
ものである。事実、前に述べたように、Ｉｌｏのサイク
ルは、フリップフロップ４２がセットされると開始し、
これｕ　ＣＰ　Ｕによって活性化される可能な前のメモ
リサイクルの終了前の１５０　ｎａｅｃ　において起き
る。更に、後に説明されるように、制御ユニット２によ
って活性化されるメモリサイクルは可能な新しいＩ１０
サイクルの開始の後の１５０　ｎ５ｅｃ　において終了
する。

ｒＢＵＳサイクル」の長さＢ　９００　ｎ５ｅｃ　では
あるが、これはＩ１０サイクルに対して１５０ｎｓｅｃ
遅延する。

信号ＴＭ４は、メモリ活性化信号ＧＯＭＭ’ｔＮＡＮＤ
５４ｔ−介して供給する。ＧＯＭＭの発生はメモリサイ
クルを開始する。

信号ＧＯＭＭは、幾つかのＩ　１０　Ｐｋイネーブルし
て信号ＥＮＩＯＰｔ受は取らせ且つＢＵＳアクセスを受
け取ったｌ１０Ｐに必要なメモリアドレス情報＝ｉＢＵ
Ｓにロードせしめるために常にＥＮＩＯＰ（この場合遅
延は１００　ｎ５ｅｃ　台になる）の後に生成される。

信号ＴＭ１０及びＴＭ１２は、Ｎ０Ｔ６５．ゲート６９
及びドライバ５８を介して、ＢＵＳ信号ＤＡＳＴＲＯを
生成する。

信号ＴＭ４及びＴＭ１２は、Ｎ０Ｒ４８，レジスタ４０
を介してロード信号ＣＬｉ生成する。

Ｉ１０サイクルの期間中、信号ＣＬ２は、ｌ１０Ｐ　Ｂ
ＵＳ要求を認めるために、信号ＣＬ１（ＣＰＵによって
生成された）の１つに相当する機能を実行する。

Ｉ１０サイクルの終了において、信号ＴＭｌｔ、ＣＫ１
（ＣＰＵによって生成された）の同一のタイミング機能
を実行する。即ち、信号ＴＭｉ、新しいＩ１０サイクル
が開始される場合、フリップフロップ４２會活性化する
。

従って、ＢＵＳアクセスを得るために幾つかのｌｌｏＰ
間に行なわれる予備対話は可能な前のメモリサイクルに
重複する。

ｌ１０Ｐとメモリ４との間の情報転送の場合、転送速度
は毎秒１０／９００メモリオペレーシヨンである。ゲー
トろの制御論理オペレーションはここで検討すべきであ
り、これらのゲートがメモリオペレーションの機能に関
してタイミング全敗られる状態を説明する。

第５図について説明すると、ゲート６の制御ロジックは
実質的に、フリップフロップ４４及び論理ゲート５９，
６０，６１．６２，６３．６４から構成されている。

フリップフロップ４４は、その人力Ｊ及びに’に論理レ
ベル１，０にそれぞれ永久に置いており、通常これはリ
セットに置かれている。このフリップ７０ツブは、レジ
スタ４６の出力ＴＭ２に接続されているそのクロック入
力に適用される立ち下が９エツジによって活性化される
。しかしフリップフロップ４４はＩ１０サイクルの期間
中にのみ且つＩ１０サイクルの開始の後の１５０　ｎ５
ｅｃ　において即ち、ＴＭ２がＯに落ちる時にセットさ
れる。フリップフロップ４４は、リセット入力に適用さ
れる論理レベルＯにある信号によってリセット（あるい
はリセットに保持）される。リセット入力は、ＡＮＤゲ
ート６１の出力に接続される。

ＡＮＤゲート６１の入力は、ＯＲゲート６０の出力に接
続されておジ、ＯＲゲート６０は、信号ＴＭ１１．ＴＭ
１４及び命令ＷＣｋ入力に受ける。

ＡＮＤゲート６１の第２人力は、信号Ｃｌ０ＣＹＣ及び
ＴＭ１１會入力に受けるＮＡＮＤゲート５９の出力に接
続されている。

ゲート５９，６０．６１によって構成されているリセッ
ト９０シツク全考慮すると、ノリツブフロップ４４が２
つの工〈識別された瞬間においてリセット命令金堂は取
ることが分かる。この２つのよく識別された瞬間とは次
の通りである。

−ＴＭ４が既に０にある時、即ちメモリサイクルの開始
の後３５０　ｎ５ｅｃ　において、ＴＭ１１の０への降
下全件う、サイクルの終了前の読出し１１０サイクル（
命令ＷＣ＝０）の場合。

−メモリサイクルの終了前のＴＭ１１　５０ｎｓｅｃ　
における立ち上がＶ？伴う、新しいＩｌｏのサイクルが
開始しないとき、従ってＣｌ０ＣＹＣ＝１であるときの
書込みＩ１０サイクル（命令ＷＣ＝１）の場合。

第５図を再び検討すると、ノリツブフロップ４４の出力
に現われる信号はチャンネル１０の信号Ｓ１．ＳＯの状
態を確立する。

ノリツブフロップ４４の直接出力Ｑは信号８１を供給す
る。反転出力Ｑは信号ＳＯ金比出力供給するＡＮＤゲー
ト６２に入力信号を供給する。

ＡＮＤゲート６２の第２人力は、ＮＡＮＤゲート６３の
出力に接続されている。これは信号ＯＡ及び命令’ＯＡ
ｋＯ力に受ける。

信号ＯＡ及び命令ＣＤ０ＵＴ’ｅ入力に受けるＯＲゲー
ト６４は、選択信号Ｇ　Ａ　ｋチャンネル１０の出力に
供給する。

制御信号Ｓ１．ＳＯ，ＧＡの論理レベルによるゲート乙
の状態は、次の表によって確立される。

ＳＩ　ＳＯＧＡ　ステータス Ｄ　ＯＸ　Ａ−＋Ｂ、Ａ　−＋Ｃ ０１０Ｂ−＋Ａ、Ｂ−＋Ｃ １００Ｃ−＋Ｂ、Ｃ−＋Ａ １　０　１　Ｃ−＋Ｂ ０　１　１　Ｂ−＋に の表中の文字Ｘは、中立の状態ケ示す。

この表は、制御レベルの特定の合成が、ゲート３？イネ
ーブルして（入力）ゲートη）らの他の両方のゲートに
対する情報転送を行なわしめることを示している。

ここで、制御論理オペレーションを、２つツクループ罠
分けることができる異なった可能な場合について検討す
ることが可能である。

第一グループ：　ＣＰＵ１メモリアクセスオペレーシヨ
ン又はＣＰＵ内部オペレーン ヨン。

Ｉ１０オペレーションが何ら行なわれていないため、フ
リップフロップ４４は確実にリセットされ、５１＝０と
なる。更に、マシンサイクルの第１フエーズ（ωＡ＝１
，０τ＝０）の期間中、確実に５Ｏ＝１及びＧＡ＝１と
なる。ゲート６は、用いられない接続Ｂ−）Ｃ全実施す
るのに対し、チャンネル７Ａに対応するグー）Ａが隔離
される。

従って、ここで確実になることは、サイクルの第１フェ
ーズ期間中に、レジスタ１４（ＲＯＲｌ）マイクロ命令
をＲＡＬＵｌｌの入力ＤＡＢ（第６図）に転送するため
にチャンネル７Ａが用いられると、外部のＣＰｔＪ　１
からはチャンネル７Ａに情報が何ら受けられないことで
ある。

マシンサイクルの第２フエーズ（ＯＡ＝Ｏ。

ΩＡ＝１）に対しては、次の場合が存在する。

１′　の場合−メモリ４のアドレス指定又は書込み。

ＣＤ０ＵＴ＝１及び０Ａ＝１であるため、５Ｏ＝０及び
ＧＡ＝１の結果になる。

ゲート６は、論理連鎖ＮＡＮＤ６３　、ＡＮＤ６２、ゲ
ート６の伝搬時間に応じて、ＯＡ、丁Ｔの交換に対する
遅延により接続Ａ−＋Ｂ、Ａ−＋ＣＴｈ実施する。伝搬
時間は５０　ｎ５ｅｃ　内に限定できる。

従って、メモリアドレス指定の最もクリティカルな場合
においても、信号ＧＯＭＭが生成されるとき、ゲート６
が既にイネーブルされこれらの接続が既に確立されてい
る。接続Ａ−＋Ｂは常に用いられ、これに対し接続Ａ→
Ｃは後に検討される特定の場合（Ｉ１０命令）において
用いられる。

２′　の場合：メモリ４の読出し、あるいはＣＰＵ１の
内部オペレーション。

ＣＤ０ＵＴ＝０であるため５Ｏ＝１及びＧＡ＝口の結果
になる。

ゲート６は、既に検討された遅延をもって接続Ｂ−＋Ａ
、Ｂ−＋Ｃ全実施する。マシンサイクルのみの終了時に
情報がＲＡＬＵｌｌにロードされる時にはあぶないタイ
ミングは起られない。接続Ｂ→Ａが実際に用いられる。

接続Ｂ−＋Ａは用いられない。

内部サイクルの場合、チャンネル７Ａに現われる内部デ
ータと外部データとの間には干渉は何ら現われない。

第２グループ：ｌ１０Ｐメモリアクセスオペレーシヨン
。

斯かるオペレーションはＩ１０サイクルの活性化を通し
て行なわれ、メモリ４のアドレス指定の第１フエーズに
よって且つ書込みあるいは読出しの第２フエーズによっ
て構成される。タイミングユニット（レジスタ４６ンは
このグループの全てのオペレーションに対して活性化さ
れる。

従って、ＴＭ２の降下にエフ、フリップフロップ４４は
セットされ第１フエーズ全体の期間中セットされた状態
に保持される。従って、５１＝１であり、５Ｏ−０であ
る。ＣＤ０ＵＴは、論理レベル１（書込みオペレーショ
ン）ト論理レベルＯの両方に置かれ得る。しかし、ＧＡ
は、論理レベルＯに置かれると同じように論理レベル１
にも置かれることができる。いずれにしても、ＢＵＳサ
イクルの開始において指令される且つメモリサイクルの
開始において確実に効果的となる接続Ｃ→Ｂが保証され
る。

更に、ＧＡ＝Ｏである場合、接続Ｃ−＋Ａが始動する。

しかしながら、チャンネル７Ａに現われるデータと、同
時に実行されるＣＰＵ１サイクルに用いられる情報との
間の如何なる干渉も防ぐことができる。何となれば、Ｃ
ＰＵサイクルの第１フエーズ（ＯＡ＝１）の期間中、確
実にＧＡ＝１となり、可能な外部オペレーション（メモ
リアドレス指定）が第２ノエーズの始壕る前に中断され
るからである。

Ｉ１０サイクルの第２７エーズに対しては、以下の場合
が可能である。

１′の場合−書込みオペレーション。

既に始動された接続Ｃ−＋Ｂは、サイクルの終了まで保
持されなければならない、事実、Ｉ　１０　ＲＷ＝１、
従ってＷＣ＝１となる。

信号ＷＣ＝１は０Ｒ６０’に通して落下するＴＭ１１に
よってもたらされる可能なリセット作用をマスクする。

このリセット作用は、Ｉ１０サイクルが完了する時に新
しいＩ１０サイクルが何ら開始していないことを条件と
するとＴＭ１１の立ち上がりによってＮＡＮＤ５９Ｔｈ
介して実行される。

２′の場合−読出しオペレーション。

サイクルの第２フエーズの期間中、Ｂ−）Ｃが確立され
なければならない。事実、この場合、ｌ１０ＲＷ＝０と
なジ従ってＷＣ＝Ｏとなる。

ＴＭ１１の０への降下により、即ちメモリサイクルの開
始の後の３５０　ｎ５ｅｃ　において、ＴＭ４が既に論
理レベルＯにあると、０Ｒ６０の出力は０に落ち、フリ
ップフロップ４４がリセットされる。

従って結果は以下のようＫなる。即ち５１−０であり、
且つ、確実にＣＤ０ＵＴ＝１であるため、’ｊ’ｃｓＯ
＝　１という結果にもなる。

いずれにしても、接続Ｂ−＋Ｃが保証され、ＧＡ＝０で
ある場合、接続Ｂ−＋Ａも保証される。

しかしながら、同時に実行されるＣＰＵ１サイクルに用
いられる情報に対する如何なる干渉も前サイクルの終了
迄維持される。

第８図は、以下に述べられる幾つかの特１１に除いて従
来と変らない周辺制御装置、即ちｌ１０Ｐのアーキテク
チャのブロック図？示す。

この制御装置は、論理／演算ユニット（ワーキングレジ
スタ金倉む）ＲＡＬＵ６６　、マイクロプログラムされ
た制御ユニット６７及びタイミングユニット６８を含む
。斯かる諸ユニットｕ完全に従来と変わらず、従ってこ
れ以上の説明は省く。

ユニットＲＡＬＵ６６は、内部バスＩＢｉ介して、幾つ
かの入力レジスタ６９，７０の出力と且つ幾つかの出力
レジスタ７１，７２．７３の入力と通信する。

ＲＡＬＵ６６に対する幾つかの制御命令全生成する他に
、制御ユニット６７は、幾つかの外部命令ＣＩ、・・・
・・・、Ｃ７、Ｃｌ１０ＲＷ、Ｃｌ１０Ｉ冑。

ｌ１０ＲＥＱを生成する。

タイミングユニット６８は、ユニット６６及び６７に適
当なタイミング信号を供給する。その動作は、外部から
受けられる信号ＷＡＩＴＫよって停止することができる
。命令Ｃ１及び０２は、レジスタ６９．７０の出力（通
常は高インピーダンスを有する）をそれぞれイネーブル
する。

命令Ｃ６，Ｃ４，Ｃ７は、レジスタ７１，７２゜７６の
ロードをそれぞれイネーブルする。

レジスタ６９．７０の入力は、インターフェースレシー
バ７５全通してＢＵＳ６のチャンネル６Ａに接続されて
いる。レジスタ７１．７２の出力は、マルチプレキサ７
４０入力に接続されている。マルチプレキサ７４の出力
は、「トライステート」型のインターフェースドライノ
（７６？介してチャンネル６Ａに接続されている。これ
らは、ＡＮＤゲート８８からの出力にある論理レベル１
に置かれた信号に工ってイネーブルされる。

レジスタ７６は、命令Ｃ／ｌ０ＲＷ、Ｃｌ１０ＩＮＴ。

全入力に受け、これらの命令に命令Ｃ７にラッチし、こ
れらの命令をトライステートインターフェースドライバ
７７會介してＢＵＳ６のリードｌ１０ＲＷ及びｌ１０Ｉ
ＮＴに転送する。トライステート７７は信号ＭＹ　Ｂ　
Ｕ　Ｓによってイネーブルされる。

ｌ１０Ｐがバス６を介して入力／出力オペレーション會
実行することを欲していることを規定する命令ｌ１０Ｒ
ＥＱＵフリツプフロツプ７８のセット入力に適用され、
これ？セットする。

フリップフロップ７８の直接出口は、ＡＮＤゲーグー９
及びインターフェースドライブ９０に介してインターフ
ェースリードＭＭＲＥＱに接続されている。フリップフ
ロップ７８がセットされ、ゲート７９がイネーブルされ
ると、メモリアクセス要求はリードＭＭＲＥＱに生成さ
れる。

比較器９１ｕ、インターフェースレシーバ９２全通して
ＢＵＳ６のリードＰＲＯＣＮに接続されている１組の入
力？有している。特定のｌ１０Ｐを識別するコードＭＹ
Ｎが第２グループの入力に永久に適用される。リードＰ
ＲＯＣＮに現われるコードがＭＹＮに等しい時、比較器
９１は出力に信号ＭＹＣＹ會生成する。

インターフェースレシーバ９３，９４．９５を介して、
ｌ１０ＰはＢＵＳ６の総合リードによって伝えられた信
号ＥＮＩＯＰ　、ＤＡＳＴＲＯ。

Ｉ／ＣＯＭを受け取る。

信号ＭＹＣＹはフリップフロップ８６の入力ＪＫ適用さ
れる。

フリップフロップ８６の出力頁は、ゲート７９のイネ−
プリング入力に接続される。フリップフロップ８６がセ
ットされると、信号ＭＹＢＵＳがその出力ＱＫ発生する
。

フリップフロップ８１；ｊＯＲゲート８７を介してクロ
ック入力にインターフェース信号ＥＮＩＯＰ。

１＋１　人　Ｑ　中　ｐ　＾　メーμ４し午■リ　１フ
リツプフロツプ７８のリセット入カバ、信号ＭＹＢＵＳ
及びＤＡＳＴＲＯを人力に受け取るＮＡＮＤゲート８９
の出力に接続されている。

メモリをアクセスするために、ｌ１０Ｐはレジスタ７１
にメモリアドレスをロードし、そのオペレーションが書
込みオペレーションである場合、ｌ１０Ｐはレジスタ７
２に書き込まれるべきデータｆｏ−ドする。更に、ｌ１
０Ｐは適当な命令音発生する。

レジスタ７３にロードされている論理レベル１に置かれ
ている命令ＣＩ　１０　ＲＷｕ、そのオペレーションカ
書込みオペレーションであることを意味している。命令
ｌ１０ＲＥＱＫＪ：り、ｌ１０Ｐはフリップフロップ７
８をセットし、総合リードに信号ＭＭＲＥＱケ生成する
。

フリップ２０ツブ７８がセットされると、待機信号ＷＡ
　Ｉ　Ｔが更にタイミングユニットに送られ、ｌ１０Ｐ
はその要求の受領？待つ。

制御ユニット２（第５図）がｌ１０Ｐに対してＢＵＳア
クセスを許可すると、このユニットハｌ１０Ｐコ一ドＭ
ＹＮに等しいコードをリードＰＲＯＣＮに生成し、比較
器９１は信号ＭＹＣＹを生成する。

これに続いて、ユニット２は命令ＥＮＩＯＰｋ送る。Ｅ
ＮＩＯＰｋ受けると、クリップノロツブ８６がセットさ
れ、信号ＭＹＢＵＳ’ｅ生成する。

マルチプレキサ７４は、ＥＮＩＯＰ＝１の時にレジスタ
７１の内容を出力に転送するために信号ＥＮＩＯＰＫ↓
つて制御される。

ＡＮＤゲート８８は、信号ＭＹＢＵＳを受け且つゲート
９７’に通して信号ＥＮＩＯＰｔ−人力に受ける。しか
し、フリップフロップ８６の組により、トライステート
７６がイネーブルされ、レジスタ７１に含まれるメモリ
アドレスがチャンネル６Ａに転送される。

トライステート７７もイネーブルされ、信号■１０ＲＷ
がＢＵＳ６の総合リードに転送される。

書込オペレーションが要求される場合、ＥＮＩＯＰがＯ
に落ちると、ｈライステート７６は、０Ｒ９７０入力に
適用される信号ｌ１０ＲＷＫｊり、依然としてイネーブ
ルされる。

次に、マルチブレキサ７４はチャンネル６Ａに、メモリ
に書き込まれるべき且つレジスタ７２に含１れゐデータ
を転成する。読出しオペレーションが要求される場合、
トライステート７６は信号ＥＮＩＯＰがＯに落ちると抑
制される。オペレーションの終了において、即ちＢＵＳ
サイクルの終了において、信号ＤＡＳＴＲＯによって、
ＮＡＮＤゲート８９を介して行なわれるフリップフロッ
プ７８のリセット及びＯＲゲート８７を介して行なわれ
るフリップフロップ８６のリセットがもたらされる。更
に、信号ＭＹＢＵＳが落下することによりチャンネル６
Ａに現われる情報のレジスタ７０へのロードが制御され
、これにより可能な要求読出しオペレーションが完了す
る。

第８図に示される工つなプロセッサｌ１０Ｐはメモリ４
を介してＣＰＵ　１と通信することが可能テアル。これ
らのプロセッサは、メモリ書込みオペレーション全通し
て、ＣＰＵ１に意図されている幾つかのメツセージ全Ｍ
ＡＬＢＯＸの名称金持つメモリ領域にロードすることが
できる。最後のメモリ書込みオペレーションと同時に、
ｌ１０Ｐは割込み信号として転送される信号ＣＩ　１０
ＩＮＴをリードｌ１０ＩＮＴに生成する。

ユニット２（第５図）全検討すると、リードｌ１０ＩＮ
Ｔの信号がインターフェースリシーバ９８及びＯＲゲー
ト９６を介してフリップフロップ４５の５人力に転送さ
れることが分かる。

フリップフロップ４５が信号ＴＭ１０の立ち上がジエツ
ジによってセットされる。

従って、クリップノロツブ４５の出力Ｑｌ：、信号ＩＮ
Ｔ’にチャンネル７Ｂｋ介してＣＰＵＩＫ送る。この信
号は、そのプロセスの特定のフェーズの期間中ＣＰＵ１
によって検討される。

ＣＰＵ１によって検討される前に信号ＩＮＴの降下を避
けるために、フリツノ７０ツブ４５の出力ＱがＯＲゲー
ト９乙の第２人力に接続されている。

ＣＰＵ１が、少なくともメモリ読出しサイクルにより、
割込み全検討すると、即ちＭＡＩＬＲＯＸからメツセー
ジ全貌み出すと、このサイクルの期間中、ＣＰＵ１は信
号Ｒ８ＩＮＴ？ｒ生成し、この信号はフリップフロップ
４５をリセットする。

ＭＡＩＬＢＯ）ｌ−介して行なわれる通信プロセスは、
当技術においては公知であり、本発明の範囲外である。

従って、これ以上の説明は必要でない。

ＭＡＩＬＢＯＸｔ−介して行なわれる同じ通信機構が、
メツセージ’ｋ　Ｉ　１０　Ｐに送るためにＣＰＵ１に
より用いられる。

しかしながら、本発明に係る特定のシステムアーキテク
チャは幾つかの利点を与える。

ＣＰＵ１がメツセージ（一般的には幾つかの命令又は指
令を特定のｌ１０Ｐに送ることを欲すると、このＣＰＵ
１はメモリ読出しオペレーションにニジこのメツセージ
ｔＭＡＩＬＢＯＸＫロードする。

このメツセージの一成分は、関数コードＦＣでアリ、及
びこのメツセージがアドレス指定されるｌ１０Ｐｔ−識
別するチャンネル数ＣＮである。

ＣＰＵＩがチャンネル７ＡにコードＦＣとチャンネル数
ＣＮをロードしてメモリ４に書き込むと、ＣＰＵ１Ｕ芝
＆命令ｌ１０Ｐ及び信号Ｉｌ１０Ｃ０を生成する（第６
図）。斯かる信号はユニット２（第５図）からドライバ
６２を介してチャンネル６Ｂの総合リードに転送され、
ＢＵＳ６に接続されたｌ１０Ｐに受け喉られる。

ここで銘記すべきことは、ゲート乙の制御論理により、
コードＦＣ及びチャンネル数ＣＮがメモリチャンネル８
Ａとチャンネル６Ａの両方に転送されることである。各
ｌ１０Ｐ（第８図）は、レシーバ７５倉介してチャンネ
ル６Ａに接続されている入力部とコードＭＹＣＮ、即ち
各ｌ１０Ｐに対する特定のチャンネル数が永久に適用さ
れる第２の入力部を含む比較器１０１′に有する。ｌ１
０Ｐの比較器１０１が一致するコード全入力に受けると
、この比較器は論理レベル１にある信号を出力に生成す
る。

比Ｍ器１０１ｃ７）出力は、第２人力Ｉｌ１０Ｃ０を受
けるＡＮＤゲート９９の入力にレシーバ９５？介して接
続され、制御ユニット６７から来るイネ−ブリング信号
ＥＩ１０？ｒ第６人力に受けるＡＮＤゲート９９の入力
に接続されている。

ＡＮＤゲート９９の出力は、ｌ１０Ｐがそのメツセージ
がそれに意図されることを検出し、斯かるメツセージ全
党けるようにイネーブルされる時セットされるフリップ
フロップ１０３のクロック入力に接続される。

フリップフロップ１０３の直接出力Ｑは、セットされる
と、制御ユニット６７にＣＰＵ１によって受け取られる
制御信号を供給し、チャンネル６にドライバ１０４全介
して信号ｌ１０ＥＸ（第５図のレシーバ６１を介してＣ
ＰＵＫ工って受け暇られる）をロードし、更にレジスタ
６９會イネーブルしてチャンネル６Ａに現われる情報（
ＦＣ及びＣＮ）をロードせしめる。

このようにして、工１０Ｐにレジスタ６９が配設される
場合、このｌ１０ＰＵＩ１０命令の正しい転送先（ＣＮ
ｉ確かめることができ且つ優先的なメモリアクセス要求
の可能な存在によＶ特定の時間にわたって拒否され得る
メモリアクセス全必要とすることなくこのメツセージ（
関数コードＦＣ）の基本成分を検討することができる。

この他に、開示されたアーキテクチャにより、Ｉ１０命
令用のバッファレジスタを設けた、あるいは取ったｌ１
０Ｐの使用が可能になる。

結論を述べると、本発明に係るアーキテクチャは次の利
点を与えるものである。

このアーキテクチャは、ＣＰＵ１の優先順位が１１０Ｐ
の優先順位より低いにも関わらずそのＣＰＵ１がメモリ
へのアクセスを欲する時に、バスへのアクセスのための
予備対話を何ら必要としないため、ＣＰＵ１とメモリ４
との間の通信時間を最小にする。これは、メモリアクセ
ス要求の制御が通常ＵＣＰＵ１のマシンサイクルと同期
されることに工９、且つＣＰＵ１とメモリ間の通信が６
方向ゲート５のみ？介在させているメモリゲートとＣＰ
Ｕ内部チャンネルとの間の接続によって確立されている
ことによる。ＣＰＵ１とメモリとの同期により、内部チ
ャンネルとメモリチャンネル間の如何なるＣＰＵ１のバ
ッファレジスタも無くすことができる。

６方向ゲート６は、ＣＰＵＩ側とメモリ側の両方のドラ
イバとレシーバの二重機能゛を実行し、これにより成分
の数と伝搬時間の減少がもたらされる。

このアーキテクチャはｌ１０Ｐとメモリ４との間の通信
期間に何らの妨害もしない。何となれば、メモリアクセ
スのｌ１０Ｐ予備対話は、そのメモリがあるｌ１０ＰＫ
よって活性化されると、メモリサイクルに重複し且つそ
のメモリサイクルと同期化するからである。この待機遅
延は、幾つ力・のｌ１０ＰがＢＵＳへのアクセスを欲す
る時には予備対話あるいはＣＰＵとの同期には導入され
ない。

ＣＰＵ１からＢＵＳへの接続及び情報の転送は、メモリ
４とｌ１０Ｐに対して同時に行うことができる。

開示されたアーキテクチャは、市販されている且つＥＤ
Ｐシステムの実施に現在用いられている構成部品に工っ
て実施できるが、米国企業テキサスインスツルメントｌ
＞’：＋コーニー４ＬＳ４４２で最近市販されている６
方向ゲートは除く。

【図面の簡単な説明】

第１図は、本発明に係るデータ処理システムのアーキテ
クチャのブロック線図、第２図は、第１図のシステムに
用いられる通信バスを構成しているリードを示す図、第
６図は、第１図のシステムの中央ユニットアーキテクチ
ャの詳細なブロック図、第４図は、第６図の中央ユニッ
トによって発生し且つ第１図のシステムのタイミング及
び制御に用いられる幾つかの信号のタイミング図、第５
図は、中央ユニットによる且つ第２図のバスを介して接
続されている入力／出力プロセッサによる共通メモリに
対するアクセスｔ、第１図のシステムにおいて、制御す
る制御ユニットのアーキテクチャの詳細なブロック線図
、第６図は、第５図のアクセス制御ユニットによって発
生される幾つかのタイミング信号及び制御信号のタイミ
ング図、第７図は、第１図のシステムのワーキングメモ
リアーキテクチャのブロック線図、第８図は、第１図の
システムの入力／出力プロセッサアーキテクチャの詳細
なブロック線図。 １・・・・・・中央処理装置、 ２・・・メモリアクセス制御ユニット、６・・・・・ゲ
ート、　４・・・・・・共通メモリ、６・・・・・・シ
ステムバス、 ７Ａ・−人力／出力内部チャンネル、 ８Ａ・・・入力／出力チャンネル、 ４３．５６・・・・・タイミング手段、６９．７０・・
・・・インターフェースレジスタ、１０１・・・・・・
比較器 図面の浄書（内容に変更なし） ＯＫ　’　− 手続補正書（方式） １．事件の表示 昭和５９年特許願第２２５０６２号 ２、発明の名称 データ処理システムアーキテクチャ ３、補正をする者 事件との関係　出　願　人 住所 名　称　ハネイウエル・インフォメーション・システム
ス・イタリア・ニス・ビー・ア４、代理人 住　所　東京都千代田区大手町２丁目２番１号新大手町
ビル　２０６号室

Claims (1)

1. 【特許請求の範囲】 １）中央処理装置（ＣＰＵ）（１）及び複数の入力／出
   力プロセッサ（ｌ１０Ｐ　）（５−１、・・・・・　、
   ５−Ｎ）が共通メモリ（４）と通信し、内部サイクルに
   基づいて互いに非同期的に且つ独立した方法で動作し、
   上記ＣＰＵ中のメモリアクセス制御ユニット（２）が上
   記ＣＰＵ及び上記■１０Ｐからメモリアクセス要求？受
   け、一度に１つのｌ１０Ｐのみに対してアクセスを許可
   し、あないは上記ＣＰＵに対してアクセスを許可し、こ
   れにエフ上記アクセス費求に割り当てられてぃゐ予メ確
   立さレタ優先順位に基づいてアクセスのコン７　リｘ　
   ）　ｋ解決丁ゐデータ処理システムアーキテクチャにお
   いて、 上記ｌ１０Ｐの並行接続のためのシステムバス（６）と
   、 上記ＣＰＵの入力／出力内部チャンネル（７Ａ〕と上記
   メモリの入力／出力チャンネル（８Ａ）との選択接続及
   び上記システムパスと上記メモリ人力／出力チャンネル
   との選択接続のための１組のグー）（３）’に含む上記
   ＣＰＵ中のメモリアクセス制御ユニットと、 上記ｌ１０Ｐからのアクセス要求の存在ｋ　ＣＰＵ内部
   サイクルさ同期して周期的に監視し、ｌ１０Ｐアクセス
   要求が存在しない時に上記ＣＰＵ内部チャンネルを上記
   メモリチャンネルに接続すめために上記組のグー）ｋ制
   御し、且つ上記ＣＰＵによって発生された可能なメモリ
   活性化命令を上記メモリに転送す６ｉめの上記制御ユニ
   ット中の制御手段と、 上記ｌ１０Ｐアクセス要求の検量によって活性化されろ
   上記制御ユニット中のタイミング手段（４３，５６）で
   あって、上記制御手段のタイミングサイクル金発生させ
   ６Ｎめのタイミング手段（４３，５（Ｓ）であり、上記
   制御手段が上記タイミングサイクルの期間中に、同時に
   アクセス金要求していゐｌ１０Ｐ中の最も優先ｆ＠位の
   高いＩ／ＯＰに対するバスアクセス要求能にすめ信号全
   生成し、上記バスを上記メモリ入力／出力チャンネルに
   接続′ｊゐために上記組のグーＩｆ制御し、メモリ活性
   化命令全生成し、上記タイミングサイクルとタイミング
   を取られた関係でもって別の■１０Ｐアクセス要求の存
   在を認めること全特徴とするタイミング手段（４３，５
   ６）と、 ？含むことを特徴とするデータ処理システムアーキテク
   チャ。 ２）上記組のゲート（６）が１組の６方向送信／受信ゲ
   ートからなること？￥ｊ微とする特許請求の範囲第１項
   に記載のシステムアーキテクチャ。 ６）上記組のゲート（６）が上記制御ユニットからの命
   令に基づいて、上記ＣＰＵ内部チャンネル（７Ａ　）’
   に上記入力／出力メモリチャンネル（８Ａ）と上記バス
   （６）との両方に選択的に接続″′ｒ／）こと全特徴と
   する特許請求の範囲第２項に記載の／ステムアーキテク
   チャ。 ４）上記ＣＰＵが入力／出力命令を発生す／ｂための手
   段（１６１−含むことを特徴とし、各ｌ１０Ｐが斯かる
   Ｉ　１０　Ｐ命令を受けゐこと、が可能な手段（９５）
   と 上記ＣＰＵＫ工って発生し、上記組のゲート全弁して上
   記人力／出力メモリチャンネルと上記バスとの両方に転
   送される２進コ一ド金内部認識コードと比較器／）ため
   に上記バスに接続された出カケ有する比較器（１０１）
   と、全含むことを特徴とし、 且つ上記ｌ１０Ｐの少なくとも１つが上記ｌ１０ＰＫ工
   ゐ上記入力／出力命令の受領の際に且つ上記２進コード
   が上記内部認識コードと一致丁ゐ時に、上記インターフ
   ェースレジスタへのロードのために、上記バスに接続さ
   れた入力を有丁ゐインターフェースレジスタ（６９，７
   ０）ｋｆｔｒこと全特徴とし、 上記２進コードが、他の情報と共に上記ＣＰＵによって
   生成され、且つ上記組のゲート全弁して上記人力／出力
   メモリチャンネル及び上記バスに転送されゐこと全特徴
   とする特許請求の範囲第６項に記載のシステムアーキテ
   クチャ。