JPS6025355A - 位相補正回路 - Google Patents
位相補正回路Info
- Publication number
- JPS6025355A JPS6025355A JP58133718A JP13371883A JPS6025355A JP S6025355 A JPS6025355 A JP S6025355A JP 58133718 A JP58133718 A JP 58133718A JP 13371883 A JP13371883 A JP 13371883A JP S6025355 A JPS6025355 A JP S6025355A
- Authority
- JP
- Japan
- Prior art keywords
- intermediate relay
- relay station
- circuit
- station
- channels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明はディジタル信号伝送の位相補正回路に係り、特
に中間中に伴局に於ける主信号の分岐・挿入の際にチャ
ンネル間に位相差を生じない様にする位相補正回路に関
するものである。
に中間中に伴局に於ける主信号の分岐・挿入の際にチャ
ンネル間に位相差を生じない様にする位相補正回路に関
するものである。
（ｂ）、従来技術の問題点
第１図は無線伝送路の一構成例を示す。図中、Ｔは端局
、Ｒは中間中継局を示す。
、Ｒは中間中継局を示す。
此の様な無線伝送路に於いて局間で打ら合わセ通話、監
視信号等を伝送する場合、主信号にビン１〜挿入を行う
ディジタル伝送方式と主信号にＦＭ等の複合変調を行う
アナログ伝送方式とがある。
視信号等を伝送する場合、主信号にビン１〜挿入を行う
ディジタル伝送方式と主信号にＦＭ等の複合変調を行う
アナログ伝送方式とがある。
アナログ伝送方式は構成が簡単で安価であることから中
間中継局〜中間中継局間、端局〜中間中継局間の伝送に
よく利用される。
間中継局〜中間中継局間、端局〜中間中継局間の伝送に
よく利用される。
然し最近伝送効率（信号速度−占有帯域幅）を向上させ
る為、１６ＱＡＭ、６４ＱＡＭ等の変調方式が使用され
ている。
る為、１６ＱＡＭ、６４ＱＡＭ等の変調方式が使用され
ている。
１６ＱＡＭ変調方式は振幅と位相を同時に変化させる変
調方式で、第２図に示す様に２つの直交する４値信号〔
直交信号Ｑく第２図の（ａ）、同相信号Ｉ （第２図の
（ｂｌ））を合成して得られ、１６個の信号点（第２図
の（Ｃ））を持っている。１６＝２Ｘ２Ｘ２×２である
ので、各信号は４ヒツトの情報量を持っている。
調方式で、第２図に示す様に２つの直交する４値信号〔
直交信号Ｑく第２図の（ａ）、同相信号Ｉ （第２図の
（ｂｌ））を合成して得られ、１６個の信号点（第２図
の（Ｃ））を持っている。１６＝２Ｘ２Ｘ２×２である
ので、各信号は４ヒツトの情報量を持っている。
従って２００ Ｍ ｂ ／ ｓの伝送容量は１／４の僅
か５０ Ｍ Ｂ ａｕｄの符号伝送速度で達成出来る。
か５０ Ｍ Ｂ ａｕｄの符号伝送速度で達成出来る。
又第２図から判る様に１６ＱＡＭ変調波は３つの振幅レ
ベルを有し、此れ等の振幅の内最小のものは最大のもの
より約１０ｄｂ小さくなっている。
ベルを有し、此れ等の振幅の内最小のものは最大のもの
より約１０ｄｂ小さくなっている。
此の様に１６ＱＡＭ、６４ＱＡＭ等の変調方式は伝送効
率は優れているが、反面信号対雑音比の制限が厳しく、
信号対雑音比が悪いと複合変調により伝送出来るチャン
ネル数が少なくなったり、全く伝送出来なかつたりする
。此の為主信号へのピ、７ト挿入によるディジクル伝送
に依って１．総ての局間の信号伝送を行うことになる。
率は優れているが、反面信号対雑音比の制限が厳しく、
信号対雑音比が悪いと複合変調により伝送出来るチャン
ネル数が少なくなったり、全く伝送出来なかつたりする
。此の為主信号へのピ、７ト挿入によるディジクル伝送
に依って１．総ての局間の信号伝送を行うことになる。
ディジタル伝送の場合、通常はチャンネル間の同期が取
れていなくても良いが、無瞬断切り替えを行う場合には
チャンネル間の同期が取れていることが必要となる。従
って伝送系の途中でチャンネル間の信号伝送時間に差が
発生する要素があれば、此れを補正しな＆Ｊればならな
いと云う制約がある。
れていなくても良いが、無瞬断切り替えを行う場合には
チャンネル間の同期が取れていることが必要となる。従
って伝送系の途中でチャンネル間の信号伝送時間に差が
発生する要素があれば、此れを補正しな＆Ｊればならな
いと云う制約がある。
（Ｃ）０発明の目的
本発明の目的はチャンネル間のフレーム同期を保持しな
ければならないディジクル伝送系の中間中継局に於いて
、主信号へのビット挿入・分岐を行うチャンネルとビッ
ト挿入・分岐を行わない其の他のチャンネル間に生ずる
伝播遅延時間を補正して系全体のフレーム同期を確保出
来る位相補正回路を提供することである。
ければならないディジクル伝送系の中間中継局に於いて
、主信号へのビット挿入・分岐を行うチャンネルとビッ
ト挿入・分岐を行わない其の他のチャンネル間に生ずる
伝播遅延時間を補正して系全体のフレーム同期を確保出
来る位相補正回路を提供することである。
（ｄ）０発明の構成
上記の目的は本発明によれば、送信端局、中間中継局、
受信端局から構成され、打ち合わせ通話信号、監視制御
信号等を主信号にビット挿入し前記中間中継局に於いて
分岐・挿入する形式のディジタル信号伝送系に於いて、
前記中間中継局に於ける論理処理の遅延時間を補正する
回路を前記送信端局、前記中間中継局、前記受信端局の
内の何れか一つに挿入してチャンネル間の時間的な同期
関係を保持することを特徴とする位相補正回路を提供す
るごとにより達成される。
受信端局から構成され、打ち合わせ通話信号、監視制御
信号等を主信号にビット挿入し前記中間中継局に於いて
分岐・挿入する形式のディジタル信号伝送系に於いて、
前記中間中継局に於ける論理処理の遅延時間を補正する
回路を前記送信端局、前記中間中継局、前記受信端局の
内の何れか一つに挿入してチャンネル間の時間的な同期
関係を保持することを特徴とする位相補正回路を提供す
るごとにより達成される。
（ｅ）６発明の実施例
第３図は本発明に依るディジタル伝送系の中間中継局に
於いて主信号へのピノ１−挿入・分岐を行う場合の一実
施例を示すプロ・ツク図である。図中、ＴＡは送受信装
置、ＡＣは切り替え装置、ＡＣ’はディジクル信号を挿
入・分岐する論理処理装置、＃はチャンネル、＃ＳＰは
予備チャンネルである。
於いて主信号へのピノ１−挿入・分岐を行う場合の一実
施例を示すプロ・ツク図である。図中、ＴＡは送受信装
置、ＡＣは切り替え装置、ＡＣ’はディジクル信号を挿
入・分岐する論理処理装置、＃はチャンネル、＃ＳＰは
予備チャンネルである。
今年３図に示す様な系に於いて、中間中継局Ｒに於いて
ディジクル信号の挿入・分岐を＃１チャンネルと＃ＳＰ
チャンネルに対して行うとすると、＃１チャンネルと＃
ＳＰチャンネルは＃２チャンネル〜＃ｎチャンネルに比
べてディジクル信号の挿入・分岐用の回路を経由する時
間だけ信号が遅延する。従ってディジクル信号の挿入・
分岐によって生じた＃１チャンネルと＃Ｓ１〕チャンネ
ルに於ける遅延時間と同一の遅延素子を＃２チャンネル
〜＃ｎチャンネルに対して挿入することにより補正する
ことが出来る。
ディジクル信号の挿入・分岐を＃１チャンネルと＃ＳＰ
チャンネルに対して行うとすると、＃１チャンネルと＃
ＳＰチャンネルは＃２チャンネル〜＃ｎチャンネルに比
べてディジクル信号の挿入・分岐用の回路を経由する時
間だけ信号が遅延する。従ってディジクル信号の挿入・
分岐によって生じた＃１チャンネルと＃Ｓ１〕チャンネ
ルに於ける遅延時間と同一の遅延素子を＃２チャンネル
〜＃ｎチャンネルに対して挿入することにより補正する
ことが出来る。
第４図はディジクル信号の挿入・分岐用の回路を示す。
図中、ＦＲ八へＥはフし・−ム同期回路、Ｂ Ｉ Ｔ−
Ｉ Ｎ１０ ＵＴはディジタル信号の挿入・分岐回路で
ある。
Ｉ Ｎ１０ ＵＴはディジタル信号の挿入・分岐回路で
ある。
第４図に示す様にフレームにディジタル信号の各ピント
を挿入・分岐ず゛る処理に必要な時間は、挿入・分岐用
の回路に依って一義的に決定されるもので一定時間であ
る。従って此の様な一定時間の遅延回路を＃２チャンネ
ル〜＃ｎチャンネルに対して挿入すれば良い。
を挿入・分岐ず゛る処理に必要な時間は、挿入・分岐用
の回路に依って一義的に決定されるもので一定時間であ
る。従って此の様な一定時間の遅延回路を＃２チャンネ
ル〜＃ｎチャンネルに対して挿入すれば良い。
此の様な遅延回路を挿入する方法には次の３種の方法が
ある。
ある。
第５図は遅延回路の挿入方法を示す図であり、図中ＤＥ
ＬＡＹは本発明による遅延回路、■、ＯＧはディジタル
信号を挿入・分岐する回路を示す。
ＬＡＹは本発明による遅延回路、■、ＯＧはディジタル
信号を挿入・分岐する回路を示す。
即ち第５図の（ａ）は端局の送信端に挿入する場合を示
し、第５図の（ｂｌは中間中継局に挿入する場合、第５
図の（Ｃ１は端局の受信端に挿入する場合を示す。
し、第５図の（ｂｌは中間中継局に挿入する場合、第５
図の（Ｃ１は端局の受信端に挿入する場合を示す。
第５図のｆｂｌは各中間中継局の装置内の遅延は其の中
間中継局内で補正すると云う形式で、第５図の（ａｌと
（Ｃ１ば端局に於いてまとめて補正する形式である。上
記の何れの方法によっても補正を行うことが出来る。
間中継局内で補正すると云う形式で、第５図の（ａｌと
（Ｃ１ば端局に於いてまとめて補正する形式である。上
記の何れの方法によっても補正を行うことが出来る。
（ｆ）３発明の効果
以上詳細に説明した様に本発明によれば、中間中継局に
於いて特定チャンネルに対し論理処理を行っても系全体
のフレーム同期に対しては何等影響を与えることはない
と云う大きい効果がある。
於いて特定チャンネルに対し論理処理を行っても系全体
のフレーム同期に対しては何等影響を与えることはない
と云う大きい効果がある。
第１図は無線伝送路の一構成例を示す。
第２図は１６ＣＡＭの変調方式を説明する為の図である
。 第３図は本発明に依るディジタル伝送系の中間中継局に
於いて主信号へのビット挿入・分岐を行う場合の一実施
例を示すブロック図である。 第４図はディジタル信号の挿入・分岐用の回路を示す。 第５図は遅延回路の挿入方法を示す図である。 図中、Ｔは端局、Ｒは中間中継局、ＴＡは送受信装置、
ＡＣは切り替え装置、Ａｃ’ は論理処理装置、＃はチ
ャンネル、＃ＳＰは予備チャンネル、ＦＲＡＭＥはフレ
ーム同期回路、ＢＩＴ−ＩＮｌｏＵＴはディジクル信号
の挿入・分岐回路、ＤＥＬＡＹは本発明による遅延回路
、ＬＯＧはディジタル信号を挿入・分岐する回路を示す
。 察１図 ４４呵 ＣＣ）
。 第３図は本発明に依るディジタル伝送系の中間中継局に
於いて主信号へのビット挿入・分岐を行う場合の一実施
例を示すブロック図である。 第４図はディジタル信号の挿入・分岐用の回路を示す。 第５図は遅延回路の挿入方法を示す図である。 図中、Ｔは端局、Ｒは中間中継局、ＴＡは送受信装置、
ＡＣは切り替え装置、Ａｃ’ は論理処理装置、＃はチ
ャンネル、＃ＳＰは予備チャンネル、ＦＲＡＭＥはフレ
ーム同期回路、ＢＩＴ−ＩＮｌｏＵＴはディジクル信号
の挿入・分岐回路、ＤＥＬＡＹは本発明による遅延回路
、ＬＯＧはディジタル信号を挿入・分岐する回路を示す
。 察１図 ４４呵 ＣＣ）
Claims (1)
- 送信端局、中間中継局、受信端局から構成され、打ち合
わせ通話信号、監視制御信号等を主信号にピント挿入し
前記中間中継局に於いて分岐・挿入する形式のディジタ
ル信号伝送系に於いて、前記中間中継局に於ける論理処
理の遅延時間を補正する回路を前記送信端局、前記中間
中継局、前記受信端局の内の何れか一つに挿入してチャ
ンネル間の時間的な同期関係を保持することを特徴とす
る位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133718A JPS6025355A (ja) | 1983-07-22 | 1983-07-22 | 位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133718A JPS6025355A (ja) | 1983-07-22 | 1983-07-22 | 位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025355A true JPS6025355A (ja) | 1985-02-08 |
Family
ID=15111277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133718A Pending JPS6025355A (ja) | 1983-07-22 | 1983-07-22 | 位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025355A (ja) |
-
1983
- 1983-07-22 JP JP58133718A patent/JPS6025355A/ja active Pending
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