JPS60254351A - サブセツトシミユレ−タ - Google Patents
サブセツトシミユレ−タInfo
- Publication number
- JPS60254351A JPS60254351A JP59111378A JP11137884A JPS60254351A JP S60254351 A JPS60254351 A JP S60254351A JP 59111378 A JP59111378 A JP 59111378A JP 11137884 A JP11137884 A JP 11137884A JP S60254351 A JPS60254351 A JP S60254351A
- Authority
- JP
- Japan
- Prior art keywords
- subset
- control program
- data
- communication
- simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Test And Diagnosis Of Digital Computers (AREA)
- Computer And Data Communications (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はサブセントシミュレータに係り、特にプロセッ
サを搭載し、プログラム制御の下で動作゛するシステム
サブセットが複数接続されて構築されるシステム内の任
意のシステムサブセントを試験したいテストターゲット
システムサブセットとして自在に切り出し、そのテスト
ターゲットシステムサブセットの試験を効率的に行ない
得るサブセントシミュレータに関する。
サを搭載し、プログラム制御の下で動作゛するシステム
サブセットが複数接続されて構築されるシステム内の任
意のシステムサブセントを試験したいテストターゲット
システムサブセットとして自在に切り出し、そのテスト
ターゲットシステムサブセットの試験を効率的に行ない
得るサブセントシミュレータに関する。
（（１）技術の背景
今までに知られている通信システムの中には、プログラ
ム制御の下に動作するシステムサブセントが複数接続さ
れて構築されるシステムがある。
ム制御の下に動作するシステムサブセントが複数接続さ
れて構築されるシステムがある。
このよう゛なシステムにおける動作が開発時等において
正常に行なわれるか否かを試験する必要性がある。その
試験の技法としてシステム全体を一気に試験するのでは
なく、それを構成するシステムサブセット毎に試験する
ものがある。
正常に行なわれるか否かを試験する必要性がある。その
試験の技法としてシステム全体を一気に試験するのでは
なく、それを構成するシステムサブセット毎に試験する
ものがある。
そのような試験を行なう技術手段には、各サブセットに
汎用性があって、しかも効率の高いものであることが要
求される。
汎用性があって、しかも効率の高いものであることが要
求される。
しかしながら、この種従来手段はそのような要請に応え
にくい技法になっており、これを解決し得る技術手段の
開発が要望されている。
にくい技法になっており、これを解決し得る技術手段の
開発が要望されている。
（）１従来技術と問題点
従来この種手段であるシミュレータは、上述の如く構築
されるシステムのシステムサブセット個別に構成された
り、或いは実機上において試験する場合でも、ダミーシ
ステムサブセ・７トイメージのシミュレータを個別にソ
フトウェアで構築する如きものであった。
されるシステムのシステムサブセット個別に構成された
り、或いは実機上において試験する場合でも、ダミーシ
ステムサブセ・７トイメージのシミュレータを個別にソ
フトウェアで構築する如きものであった。
そのため、システム内の或システムサブセットを試験す
るためには、その都度核酸システムサブセット以外のシ
ステムサブセットをダミーとするシミュレータを構築し
なければならないから、個々のシミュレータを開発する
工数増加から免れ得ないばかりでなく、それに応してシ
ミュレーション結果が異なって来て、その結果の取り方
及び手続きにおける統一性が欠けるという不具合もある
。
るためには、その都度核酸システムサブセット以外のシ
ステムサブセットをダミーとするシミュレータを構築し
なければならないから、個々のシミュレータを開発する
工数増加から免れ得ないばかりでなく、それに応してシ
ミュレーション結果が異なって来て、その結果の取り方
及び手続きにおける統一性が欠けるという不具合もある
。
（ニ）発明の目的
本発明は上述したような従来シミュレータの有する欠点
に鑑みて為されたもので、その目的は、汎用性に富み効
率的にシミュレーションを施工し得るサブセントシミュ
レータを提供することにある。
に鑑みて為されたもので、その目的は、汎用性に富み効
率的にシミュレーションを施工し得るサブセントシミュ
レータを提供することにある。
（ホ）発明の構成
そして、この目的達成のため、本発明シミュレータはプ
ログラム制御の下で動作するシステムサブセントが複数
接続されて構成されるシステムのサブセットシミュレー
タにおいて、所定のシステムサブセットに搭載される基
本制御プログラム及び該基本制御プログラムに応答する
ダミーシステムサブセットのための通信制御プログラム
と、上記基本制御プログラムによってアクセスされる通
信手順指示テーブル及び通信データテーブルと、シミュ
レーション結果出力手段とを備え、上記基本制御プログ
ラムによって上記両テーブルをアクセスして行なわれる
データに基づき上記システム内のテストターゲットシス
テムサブセットと目されるシステムサブセントとその他
のダミーシステムサブセットとを区分けしつつそのテス
トターゲットシステムサブセントのシミュレーションを
行ない、その結果を上記シミュレーション結果出力手段
に出力するように構成したものである。
ログラム制御の下で動作するシステムサブセントが複数
接続されて構成されるシステムのサブセットシミュレー
タにおいて、所定のシステムサブセットに搭載される基
本制御プログラム及び該基本制御プログラムに応答する
ダミーシステムサブセットのための通信制御プログラム
と、上記基本制御プログラムによってアクセスされる通
信手順指示テーブル及び通信データテーブルと、シミュ
レーション結果出力手段とを備え、上記基本制御プログ
ラムによって上記両テーブルをアクセスして行なわれる
データに基づき上記システム内のテストターゲットシス
テムサブセットと目されるシステムサブセントとその他
のダミーシステムサブセットとを区分けしつつそのテス
トターゲットシステムサブセントのシミュレーションを
行ない、その結果を上記シミュレーション結果出力手段
に出力するように構成したものである。
（へ）発明の実施例
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例のためのシステム構成を示し
、第２図は第１図システムを構成するシステムサブセン
ト（以下、単にサブセットと称する。）のうちの任意の
サブセントをテストターゲソトサブセ・７トとし、且つ
該任意のサブセット以外のサブセットをダミーサブセン
トとしつつ、上記テストターゲットサブセントをテスト
するためのシミュレーションプログラム及びシミュレー
ションのためのデータを格納するテーブル等を示す図で
ある。
、第２図は第１図システムを構成するシステムサブセン
ト（以下、単にサブセットと称する。）のうちの任意の
サブセントをテストターゲソトサブセ・７トとし、且つ
該任意のサブセット以外のサブセットをダミーサブセン
トとしつつ、上記テストターゲットサブセントをテスト
するためのシミュレーションプログラム及びシミュレー
ションのためのデータを格納するテーブル等を示す図で
ある。
第１図において、ｌはプロセッサ（ＣＰＵ）制御システ
ムで、このシステムはサブセットＡ乃至りから成る。１
１はサブセントＡとサブセットＢとを接続するインター
フェイス、１２はサブセットＡとサブセットＣとを接続
するインターフェイス、２はサブセットＢとサブセット
Ｄとを接続するインターフェイス、３はサブセットＡと
サブセットＤとを接続するインターフェイス、４はサブ
セットＣとサブセットＤとを接続するインターフェイス
、５はシミュレーション結果を出力する手段でもあり、
後述のテーブルに所要のデータを入力し得る手段、例え
ばキーボードディスプレイ６とサブセットＤとを接続す
るインターフェイスである。
ムで、このシステムはサブセットＡ乃至りから成る。１
１はサブセントＡとサブセットＢとを接続するインター
フェイス、１２はサブセットＡとサブセットＣとを接続
するインターフェイス、２はサブセットＢとサブセット
Ｄとを接続するインターフェイス、３はサブセットＡと
サブセットＤとを接続するインターフェイス、４はサブ
セットＣとサブセットＤとを接続するインターフェイス
、５はシミュレーション結果を出力する手段でもあり、
後述のテーブルに所要のデータを入力し得る手段、例え
ばキーボードディスプレイ６とサブセットＤとを接続す
るインターフェイスである。
第２図において、７はシミュレーションプログラムのう
ちの基本制御プログラムで、８は通信制御プログラムで
ある。このシミュレーションプログラムはＣＰＵ制御シ
ステム１の所定のサブセントに搭載されるもので、その
基本制御プログラム７は通信手順指示テーブル９及び通
信データテープル１０をアクセスし得るようになってお
り、送受信データを通信手順指示テーブル９が指示する
手順に基づき通信制御プログラム８に引き渡し、受は取
るものである。通信制御プログラム８はテストターゲッ
トサブセント環境を構成するダミーサブセットのハード
ウェア対応でデータの授受を行なうものである。通信手
順指示テーブル９は送信及び受信等のシーケンスを指示
するデータを格納するものであり、そのデータはキーボ
ードディスプレイ６のコンソールから入力し得るように
構成されており、ユーザがシミュレーションの目的に応
じてテーブル９に設定し得る。又、通信データテーブル
１０は通信手順指示テーブル９のデータにて指示される
送信すべきデータ群、及び通信制御プログラムにて受信
したデータのチェック用データ群を格納するものであり
、そのデータはキーホードティスプレィ６のコンソール
から人力し得るように構成されている。
ちの基本制御プログラムで、８は通信制御プログラムで
ある。このシミュレーションプログラムはＣＰＵ制御シ
ステム１の所定のサブセントに搭載されるもので、その
基本制御プログラム７は通信手順指示テーブル９及び通
信データテープル１０をアクセスし得るようになってお
り、送受信データを通信手順指示テーブル９が指示する
手順に基づき通信制御プログラム８に引き渡し、受は取
るものである。通信制御プログラム８はテストターゲッ
トサブセント環境を構成するダミーサブセットのハード
ウェア対応でデータの授受を行なうものである。通信手
順指示テーブル９は送信及び受信等のシーケンスを指示
するデータを格納するものであり、そのデータはキーボ
ードディスプレイ６のコンソールから入力し得るように
構成されており、ユーザがシミュレーションの目的に応
じてテーブル９に設定し得る。又、通信データテーブル
１０は通信手順指示テーブル９のデータにて指示される
送信すべきデータ群、及び通信制御プログラムにて受信
したデータのチェック用データ群を格納するものであり
、そのデータはキーホードティスプレィ６のコンソール
から人力し得るように構成されている。
次に、上述構成になる本発明シミュレータの動作を説明
する。
する。
上述のＣＰＵ制御システム１が構成され、そのシステム
１の適宜のサブセント、例えばテストターゲットサブセ
ットＤに上述のシミュレーションプログラムが通常の手
段によりロードされたとする。
１の適宜のサブセント、例えばテストターゲットサブセ
ットＤに上述のシミュレーションプログラムが通常の手
段によりロードされたとする。
ユーザはキーボードディスプレイ６のコンソールから基
本制御プログラム７を介して企図するシミュレーション
の目的に応じて決まるデータ、即ち送信及び受信等のシ
ーケンスを指示するデータを通信手順指示テーブル９に
格納し、又通信手順指示テーブル９のデータにて指示さ
れる送信すべきデータ群、及び通信制御プログラム８に
て受信されたデータのチェック用データ群を同様にして
通信データテーブル１０に格納する。
本制御プログラム７を介して企図するシミュレーション
の目的に応じて決まるデータ、即ち送信及び受信等のシ
ーケンスを指示するデータを通信手順指示テーブル９に
格納し、又通信手順指示テーブル９のデータにて指示さ
れる送信すべきデータ群、及び通信制御プログラム８に
て受信されたデータのチェック用データ群を同様にして
通信データテーブル１０に格納する。
このような準備が整った後に、シミュレーションプログ
ラムの実行が例えばキーボードディスプレイ６上の開始
キーの押下げにて開始される。その基本制御プログラム
７は通信手順指示テーブル９にアクセスしてシーケンス
データを得ると共にそのシーケンスデータにて指示され
る送信すべきデータを通信データテーブル１ｏがら得る
。この送信データは基本制御プログラム７がらシーケン
スデータに従った手順で通信制御プログラム８に引き渡
す。通信制御プログラム８は上記手順に従ってダミーサ
ブセットを構成する１つ又は複数のサブセットＡ乃至Ｃ
にデータを送る。これに対してダミーサブセット側から
は応答データが返送されて来て通信制御プログラム８に
て受け取られ、そして基本制御プログラム７においてそ
の応答データと通信データテーブルｌＯからのチェック
用データとの比較が行なわれる。
ラムの実行が例えばキーボードディスプレイ６上の開始
キーの押下げにて開始される。その基本制御プログラム
７は通信手順指示テーブル９にアクセスしてシーケンス
データを得ると共にそのシーケンスデータにて指示され
る送信すべきデータを通信データテーブル１ｏがら得る
。この送信データは基本制御プログラム７がらシーケン
スデータに従った手順で通信制御プログラム８に引き渡
す。通信制御プログラム８は上記手順に従ってダミーサ
ブセットを構成する１つ又は複数のサブセットＡ乃至Ｃ
にデータを送る。これに対してダミーサブセット側から
は応答データが返送されて来て通信制御プログラム８に
て受け取られ、そして基本制御プログラム７においてそ
の応答データと通信データテーブルｌＯからのチェック
用データとの比較が行なわれる。
このようにして行なわれたシミュレーション結果がディ
スプレイ６又はプリシタに出力され、そのシミュレーシ
ョンにて行なわれたテスト結果を得ることによりテスト
ターゲットサブセットＤのシミュレーションを行なうこ
とができる。
スプレイ６又はプリシタに出力され、そのシミュレーシ
ョンにて行なわれたテスト結果を得ることによりテスト
ターゲットサブセットＤのシミュレーションを行なうこ
とができる。
このようなシミュレーションは、上述シーケンスデータ
をシミュレーションの目的に応じて変えることによりテ
ストターゲットサブセントの環境を構成するダミーサブ
セットを変更して行なうことができる。又、そのような
テストターゲットサブセントをＣＰＵ制御システム内の
任意のサブセットに設定して同様のシミュレーションを
行ない得る。従って、本発明によれば、汎用性に冨んで
、しかも効率良いシミュレーションを行なうことができ
る。
をシミュレーションの目的に応じて変えることによりテ
ストターゲットサブセントの環境を構成するダミーサブ
セットを変更して行なうことができる。又、そのような
テストターゲットサブセントをＣＰＵ制御システム内の
任意のサブセットに設定して同様のシミュレーションを
行ない得る。従って、本発明によれば、汎用性に冨んで
、しかも効率良いシミュレーションを行なうことができ
る。
なお、上記実施例においては、テーブル９，１０はキー
ボードディスプレイ６と関連して構成されているが、所
要のデータを前辺って格納しており、基本制御プログラ
ム７によってアクセスし得る交換可能な記憶手段で代替
されてもよい。又、シミュレーション結果も交換可能な
記憶手段に格納し、該記憶手段を他の場所にある出方装
置にセットしてその結果を得るようにしてもよい。
ボードディスプレイ６と関連して構成されているが、所
要のデータを前辺って格納しており、基本制御プログラ
ム７によってアクセスし得る交換可能な記憶手段で代替
されてもよい。又、シミュレーション結果も交換可能な
記憶手段に格納し、該記憶手段を他の場所にある出方装
置にセットしてその結果を得るようにしてもよい。
（ト）発明の効果
以上述べたように、本発明によれば、
■サブセントシミュレーションに汎用性を与え得て、
■しかもそのシミュレーションを効率よく行ない得る、
等の効果が得られる。
等の効果が得られる。
第１図は本発明の一実施例のためのシステム構成を示す
図、第２図は第１図システムのシミュレーシぢンプログ
ラム等を示す図である。 図中、■はＣＰＵ制御システム、Ａ乃至りはサブセット
、２乃至５はインターフェイスへ６はキーボードディス
プレイ、７は基本制御プログラム、８は通信制御プログ
ラム、９は通信手順指示テーブル、１０は通信データテ
ーブル、１１．１２はインターフェイスである。 特許出願人 富士通株式会社 代理人 弁 理 士 検量 宏四部 第 １１ヌ１ 第２図
図、第２図は第１図システムのシミュレーシぢンプログ
ラム等を示す図である。 図中、■はＣＰＵ制御システム、Ａ乃至りはサブセット
、２乃至５はインターフェイスへ６はキーボードディス
プレイ、７は基本制御プログラム、８は通信制御プログ
ラム、９は通信手順指示テーブル、１０は通信データテ
ーブル、１１．１２はインターフェイスである。 特許出願人 富士通株式会社 代理人 弁 理 士 検量 宏四部 第 １１ヌ１ 第２図
Claims (1)
- プログラム制御の下に動作するシステムサブセントが複
数接続されて構成されるシステムのサブセットシミュレ
ータにおいて、所定のシステムサブセットに搭載される
基本制御プログラム及び該基本制御プログラムに応答す
るダミーシステムサブセットのための通信制御プログラ
ムと、上記基本制御プログラムによってアクセスされる
通信手順指示テーブル及び通信データテーブルと、シミ
ュレーション結果出力手段とを備え、上記基本制御プロ
グラムによって上記両テーブルをアクセスして得られ、
るデータに基づき上記システム内のテストクーゲットシ
ステムサブセットと目されるシステムサブセットとその
他のダミーシステムサブセットとを区分けしつつそのテ
ストクーゲットシステムサブセットのンミュレーション
を行ない、その結果を上記シミュレーション結果出力手
段に出力するように構成したことを特徴とするサブセッ
トシミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111378A JPS60254351A (ja) | 1984-05-31 | 1984-05-31 | サブセツトシミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111378A JPS60254351A (ja) | 1984-05-31 | 1984-05-31 | サブセツトシミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254351A true JPS60254351A (ja) | 1985-12-16 |
| JPH033252B2 JPH033252B2 (ja) | 1991-01-18 |
Family
ID=14559665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111378A Granted JPS60254351A (ja) | 1984-05-31 | 1984-05-31 | サブセツトシミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
| US5062067A (en) * | 1989-03-15 | 1991-10-29 | Vlsi Technology, Inc. | Levelized logic simulator with fenced evaluation |
-
1984
- 1984-05-31 JP JP59111378A patent/JPS60254351A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918594A (en) * | 1986-02-07 | 1990-04-17 | Hitachi, Ltd. | Method and system for logical simulation of information processing system including logic circuit model and logic function model |
| US5062067A (en) * | 1989-03-15 | 1991-10-29 | Vlsi Technology, Inc. | Levelized logic simulator with fenced evaluation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033252B2 (ja) | 1991-01-18 |
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