JPS60254663A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPS60254663A JPS60254663A JP59110083A JP11008384A JPS60254663A JP S60254663 A JPS60254663 A JP S60254663A JP 59110083 A JP59110083 A JP 59110083A JP 11008384 A JP11008384 A JP 11008384A JP S60254663 A JPS60254663 A JP S60254663A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- semiconductor substrate
- oxide film
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特に電気的消去可能なプログ
ラマブルメモリ（ＥＥＰＲＯＭ）およびその製造方法に
関する。
ラマブルメモリ（ＥＥＰＲＯＭ）およびその製造方法に
関する。
ＥＥＰＲＯＭのセル構造については従来から多くの提案
がなされているが、このうち半導体基板上の極薄酸化膜
からのトンネル電流を用いてフローティングゲートに書
込み消去をおこなうものが知られている。
がなされているが、このうち半導体基板上の極薄酸化膜
からのトンネル電流を用いてフローティングゲートに書
込み消去をおこなうものが知られている。
従来のＥＥＰＲＯＭのセル構造の具体例としてＩ Ｅ
Ｅ Ｅ ｊｏｕｒｒａｉ ｏｆ ５ｏｌｉｄ−ｓｌａｔ
ｅ ｃｉｒｃｕｉｔｓ 。
Ｅ Ｅ ｊｏｕｒｒａｉ ｏｆ ５ｏｌｉｄ−ｓｌａｔ
ｅ ｃｉｒｃｕｉｔｓ 。
ｖｏｌｓｃ−１８、Ｎｏ、 ５、ｐ５３２に記載された
ものを第１０図に示す。Ｐ型半導体基板Ｓｕｂ表面にソ
ース領域５およびドレイン領域りが形成され、さらにフ
ローティングゲートとしての第１ポリシリコン層Ｐｏ１
ｙｉ、コントロールゲートとしての第２ポリシリコン層
Ｐｏ１ｙ２が形成されている。フローティンググーｔｌ
ｏｌｙ１は、ソース領域Ｓとトレイン領域り間のチトネ
ル領域上にゲート酸化膜Ｑｘｉｄｅｉを介し、かつドレ
イン領域り上に極薄酸化膜０ｘｉｄｅ２を介して形成さ
れる。］］ヒト０−ルゲートＰｏ１Ｖは、７０−ティン
グゲートＰＯ１ｙＩ上にさらに酸化膜Ｏｘｉｄｅ３を介
して形成されている。
ものを第１０図に示す。Ｐ型半導体基板Ｓｕｂ表面にソ
ース領域５およびドレイン領域りが形成され、さらにフ
ローティングゲートとしての第１ポリシリコン層Ｐｏ１
ｙｉ、コントロールゲートとしての第２ポリシリコン層
Ｐｏ１ｙ２が形成されている。フローティンググーｔｌ
ｏｌｙ１は、ソース領域Ｓとトレイン領域り間のチトネ
ル領域上にゲート酸化膜Ｑｘｉｄｅｉを介し、かつドレ
イン領域り上に極薄酸化膜０ｘｉｄｅ２を介して形成さ
れる。］］ヒト０−ルゲートＰｏ１Ｖは、７０−ティン
グゲートＰＯ１ｙＩ上にさらに酸化膜Ｏｘｉｄｅ３を介
して形成されている。
フローティングゲートＰｏ１Ｖ１への情報の書込み、消
去は、ドレイン領域りとコントロールゲートＰｏ１ｙ２
との間に電界を印加し、極Ｎ酸化模ＱＸｉｄｅ２を通じ
て７０−テインググートＰｏ１ｙ１とドレイン領域り間
のトンネル効果を利用して電子を注入又は放出させるこ
とによりおこなう。これによりこのフローティングゲー
トトランジスタのしきい値ｖｔｈを変化させ、情報の記
憶をおこなう。
去は、ドレイン領域りとコントロールゲートＰｏ１ｙ２
との間に電界を印加し、極Ｎ酸化模ＱＸｉｄｅ２を通じ
て７０−テインググートＰｏ１ｙ１とドレイン領域り間
のトンネル効果を利用して電子を注入又は放出させるこ
とによりおこなう。これによりこのフローティングゲー
トトランジスタのしきい値ｖｔｈを変化させ、情報の記
憶をおこなう。
トンネル効果によるトンネル電流密度Ｊは、電界Ｅに強
（依存し次式であられせられる。
（依存し次式であられせられる。
ただし、Ａ、Ｅｏは定数である。従って書込み時間を短
（し、しかも情報がＩＩ Ｉ １１と０″とのしきい値
ｖｔｈの差を広くするためには、コントロールゲートＰ
ｏ１ｙ２に印加された電圧を効率よくフローティングゲ
ートＰｏ１ｙｌに伝える必要がある。
（し、しかも情報がＩＩ Ｉ １１と０″とのしきい値
ｖｔｈの差を広くするためには、コントロールゲートＰ
ｏ１ｙ２に印加された電圧を効率よくフローティングゲ
ートＰｏ１ｙｌに伝える必要がある。
そのためには、コントロールゲートＰｏ１ｙ２および７
０一テイングゲートｐｏ＋ｙ１間の容量Ｃ２と、〕〕Ｏ
−ティングゲートＰｏ１ｙおよびドレイン領域り間の容
量Ｃとの比Ｃ２／Ｃ１を３倍以上にする必要があった。
０一テイングゲートｐｏ＋ｙ１間の容量Ｃ２と、〕〕Ｏ
−ティングゲートＰｏ１ｙおよびドレイン領域り間の容
量Ｃとの比Ｃ２／Ｃ１を３倍以上にする必要があった。
容量Ｃ２を大ぎくとるためには、酸化％ Ｑ ｘｉｄｅ
−３を薄くすればよいが、一般にポリシリコン層上の酸
化膜は、ポリシリコン層の凹凸や酸化膜のグレイン成長
を制御覆ることが難かしく、半導体基板上の酸化膜に比
べて薄く形成することが困難であった。したがって容量
Ｃ２を大きくするためにはフローディングゲートＰｏ１
ｙ１と］ントロールゲートＰＯＩＶ２とが重なり合う面
積を大きくせざるを得ずセル占有面積の増加を招いてい
た。一方、極薄酸化膜０ｘｉｄｅ２は、大きなトンネル
電流を得るため薄くなくてはならない。例えば極薄酸化
膜Ｑｘｉｄｅ２を１００ 、Ｉｌｔ化膜Ｏｘｉｄｅ３を
８００とすれば、フローティングゲートＰｏ１ｙ１とコ
ントロールゲートＰｏ１ｙ２とが重なり合う面積は、極
薄酸化膜０ｘｉｄｅ２の面積の２４１８が必要であった
。
−３を薄くすればよいが、一般にポリシリコン層上の酸
化膜は、ポリシリコン層の凹凸や酸化膜のグレイン成長
を制御覆ることが難かしく、半導体基板上の酸化膜に比
べて薄く形成することが困難であった。したがって容量
Ｃ２を大きくするためにはフローディングゲートＰｏ１
ｙ１と］ントロールゲートＰＯＩＶ２とが重なり合う面
積を大きくせざるを得ずセル占有面積の増加を招いてい
た。一方、極薄酸化膜０ｘｉｄｅ２は、大きなトンネル
電流を得るため薄くなくてはならない。例えば極薄酸化
膜Ｑｘｉｄｅ２を１００ 、Ｉｌｔ化膜Ｏｘｉｄｅ３を
８００とすれば、フローティングゲートＰｏ１ｙ１とコ
ントロールゲートＰｏ１ｙ２とが重なり合う面積は、極
薄酸化膜０ｘｉｄｅ２の面積の２４１８が必要であった
。
また、容量Ｃ１を決定する極薄酸化ＩＮ！０ｘｉｄｅ２
と、容量Ｃ２を決定する酸化膜０Ｘｉｄｅ３とは別■程
で製造されるため、各工程の条件が異なると容量Ｃ１，
Ｃ２も予定の値にならず、ロット毎又はウェーハ毎に比
Ｃ／Ｃ１が大きく異なるという問題があった。このため
そのような製造工程上のバラツキも考慮してパターンを
設計する必要かあり、これもセル占有面積の増加を招い
ていた。
と、容量Ｃ２を決定する酸化膜０Ｘｉｄｅ３とは別■程
で製造されるため、各工程の条件が異なると容量Ｃ１，
Ｃ２も予定の値にならず、ロット毎又はウェーハ毎に比
Ｃ／Ｃ１が大きく異なるという問題があった。このため
そのような製造工程上のバラツキも考慮してパターンを
設計する必要かあり、これもセル占有面積の増加を招い
ていた。
さらにフローティングゲートＰｏ１ｙ１のエツジの形状
の制御が困難であり、例えば第１０図に示すようにエツ
ジｅがとがることがある。するとこのエツジｅに電界が
集中し、フローティングゲートＰｏ１ｙｌに蓄積された
電荷が徐々にもれ、記憶が失なわれるおそれがあった。
の制御が困難であり、例えば第１０図に示すようにエツ
ジｅがとがることがある。するとこのエツジｅに電界が
集中し、フローティングゲートＰｏ１ｙｌに蓄積された
電荷が徐々にもれ、記憶が失なわれるおそれがあった。
本発明は上記事情を考慮してなされたものでセル占有面
積が小さく製造条件によるバラツキの少ない半導体配憶
装置およびその製造方法を提供することを目的とする。
積が小さく製造条件によるバラツキの少ない半導体配憶
装置およびその製造方法を提供することを目的とする。
上記目的を達成するために本発明による半導体記憶装置
は、半導体基板表面に形成されたドレイン領域およびソ
ース領域と、前記半導体基板表面に形成されコントロー
ルゲートとして機能する前記半導体基板と逆導電型の不
純物領域と、この不純物領域および前記トレイン領域と
それぞれ極薄絶縁膜を介して形成され、かつ前記ドレイ
ン領域とソース領域間のチャネル領域上に絶縁膜を介し
て形成されたフローティングゲートとを有するフローテ
ィングゲートトランジスタを備えている。
は、半導体基板表面に形成されたドレイン領域およびソ
ース領域と、前記半導体基板表面に形成されコントロー
ルゲートとして機能する前記半導体基板と逆導電型の不
純物領域と、この不純物領域および前記トレイン領域と
それぞれ極薄絶縁膜を介して形成され、かつ前記ドレイ
ン領域とソース領域間のチャネル領域上に絶縁膜を介し
て形成されたフローティングゲートとを有するフローテ
ィングゲートトランジスタを備えている。
また、本発明による半導体記憶装置の製造方法は、半導
体基板表面の第１および第２の領域に不純物領域および
ドレイン領域を形成する第１の工程と、前記半導体基板
上に絶縁膜を形成する第２の工程と、前記第１の領域お
よび第２の領域上の絶縁膜をエツチングし、その上にそ
れぞれ第１および第２の極薄絶縁膜を同時に形成する第
３の工程と、前記絶縁膜上であって前記トレイン領域に
接する第３の領域上および前記第１および第２の極薄酸
化膜上に７０−ティングゲートトランジスタを形成する
第４の工程と、前記第３の領域に隣接する前記半導体基
板表面の第４の領域にソース領域を形成する第５の工程
とを有している。
体基板表面の第１および第２の領域に不純物領域および
ドレイン領域を形成する第１の工程と、前記半導体基板
上に絶縁膜を形成する第２の工程と、前記第１の領域お
よび第２の領域上の絶縁膜をエツチングし、その上にそ
れぞれ第１および第２の極薄絶縁膜を同時に形成する第
３の工程と、前記絶縁膜上であって前記トレイン領域に
接する第３の領域上および前記第１および第２の極薄酸
化膜上に７０−ティングゲートトランジスタを形成する
第４の工程と、前記第３の領域に隣接する前記半導体基
板表面の第４の領域にソース領域を形成する第５の工程
とを有している。
本発明の一実施例による半導体記憶装置を第１図から第
４図に示す。この半導体装置のメモリセルは、第４図の
等価回路に示すようにフローティングゲートトランジス
タ１−４とヒレクトトランジスタＴ８が直接接続された
構成をしている。
４図に示す。この半導体装置のメモリセルは、第４図の
等価回路に示すようにフローティングゲートトランジス
タ１−４とヒレクトトランジスタＴ８が直接接続された
構成をしている。
７０−ティングゲートトランジスタ１Ｆのレイアウトパ
ターンを第１図の上部に示し、断面構造を第２図に示す
。Ｐ型半導体基板１土にソース領域１０、ドレイン領域
７が近接して形成されるとともに、コントロールゲート
ＣＧとしてのｎ型不純物領域９がさらに形成されている
。フローティングゲート４はコ字形状をしており、ソー
ス領域１０とドレイン領域７間のチャネル領域上にゲー
ト酸化膜１２を介して形成されるとともに、フローティ
ングゲート４の他の部分が、極薄酸化膜５゜６を介して
それぞれドレイン領域７および不純物領域９上に形成さ
れている。ここで極薄酸化膜５の厚さは極薄酸化膜６と
同じまたはそれ以上であることが望ましい。これにより
７０−ティングゲート４とドレイン領域７との間に容量
Ｃ１が、７０−ティングゲート４と不純物領域９との間
に容量Ｃ２が形成される。さらに７０−ティングゲート
４上に酸化膜１６が形成される。ソース領域１０は］ン
タクト１５を介しくアルミニウム配線１７によりソース
端子Ｓに接続されている。アルミニウム配線１７十には
保ＩＩ！１８が形成される。
ターンを第１図の上部に示し、断面構造を第２図に示す
。Ｐ型半導体基板１土にソース領域１０、ドレイン領域
７が近接して形成されるとともに、コントロールゲート
ＣＧとしてのｎ型不純物領域９がさらに形成されている
。フローティングゲート４はコ字形状をしており、ソー
ス領域１０とドレイン領域７間のチャネル領域上にゲー
ト酸化膜１２を介して形成されるとともに、フローティ
ングゲート４の他の部分が、極薄酸化膜５゜６を介して
それぞれドレイン領域７および不純物領域９上に形成さ
れている。ここで極薄酸化膜５の厚さは極薄酸化膜６と
同じまたはそれ以上であることが望ましい。これにより
７０−ティングゲート４とドレイン領域７との間に容量
Ｃ１が、７０−ティングゲート４と不純物領域９との間
に容量Ｃ２が形成される。さらに７０−ティングゲート
４上に酸化膜１６が形成される。ソース領域１０は］ン
タクト１５を介しくアルミニウム配線１７によりソース
端子Ｓに接続されている。アルミニウム配線１７十には
保ＩＩ！１８が形成される。
セレクトトランジスタ１−８のレイアウトパターンを第
１図の右−ト部に示し、断面構造を第３図に示す。Ｐ型
半導体基板１土にｎ型のソース領域７どドレイン領域１
１が近接して形成されている。
１図の右−ト部に示し、断面構造を第３図に示す。Ｐ型
半導体基板１土にｎ型のソース領域７どドレイン領域１
１が近接して形成されている。
このソース領域７は、フローディングゲートトランジス
タＴ、のドレイン領域７ど連続する不純物領域である。
タＴ、のドレイン領域７ど連続する不純物領域である。
ソース領域７どトレイン領域１１間のチャネル領域上に
はグー１−酸化膜１３を介してセレクトゲート８が形成
されている。さらに７０−デインググートトランジスタ
Ｔ、と同様に酸化膜１６、アルミニ「クム配線１９、保
護膜１８が形成される。このアルミニウム配線１９はコ
ンタクト１４によりドレイン領域１１に接続されている
。
はグー１−酸化膜１３を介してセレクトゲート８が形成
されている。さらに７０−デインググートトランジスタ
Ｔ、と同様に酸化膜１６、アルミニ「クム配線１９、保
護膜１８が形成される。このアルミニウム配線１９はコ
ンタクト１４によりドレイン領域１１に接続されている
。
このメモリセルの情報の西込み、消去は、ドレイン領域
７とコントロールグー）−ＣＧに電界を印加し、極Ｎ酸
化ｌｌ！Ｉ６を通じてフローティングゲート４に電子を
注入又は放出させることによりおこなう。７０−ティン
グゲ−１−４に電荷が蓄積されているか否かにより、フ
ローティングゲートトランジスタＴ、のしぎい値Ｖｔｈ
が変化し、情報の記憶がなされる。
７とコントロールグー）−ＣＧに電界を印加し、極Ｎ酸
化ｌｌ！Ｉ６を通じてフローティングゲート４に電子を
注入又は放出させることによりおこなう。７０−ティン
グゲ−１−４に電荷が蓄積されているか否かにより、フ
ローティングゲートトランジスタＴ、のしぎい値Ｖｔｈ
が変化し、情報の記憶がなされる。
このメモリセルでは、容量ｃ、ｃ２の大きさを決定する
酸化膜６，５が共に極薄酸化膜であるため、容量比Ｃ／
Ｃ１を３以上にするには、極薄酸化膜５を介して接する
７０−ティングゲート４と不純物領域９どが重なり合う
面積Ｓ２を、極薄酸化１１１６を介し・て接するフロー
ティングゲート４とドレイン領域７とが重なり合う面積
Ｓ１の３倍以上にすればよい。このように本実施例では
容量Ｃ２を決定する酸化膜５を半導体基板１上に形成す
るようにしているため、極めて薄く形成することが可能
であり、容量Ｃ２の占有面積を小さくすることができる
。
酸化膜６，５が共に極薄酸化膜であるため、容量比Ｃ／
Ｃ１を３以上にするには、極薄酸化膜５を介して接する
７０−ティングゲート４と不純物領域９どが重なり合う
面積Ｓ２を、極薄酸化１１１６を介し・て接するフロー
ティングゲート４とドレイン領域７とが重なり合う面積
Ｓ１の３倍以上にすればよい。このように本実施例では
容量Ｃ２を決定する酸化膜５を半導体基板１上に形成す
るようにしているため、極めて薄く形成することが可能
であり、容量Ｃ２の占有面積を小さくすることができる
。
情報が“０″、“１″の場合のしきい値電圧の差Δ■ｔ
ｈと書込み時間ｔとの関係は次のようになる。一般的に
トンネル電流密度Ｊは、印加電圧をＥとすると次の如く
あられせられる。
ｈと書込み時間ｔとの関係は次のようになる。一般的に
トンネル電流密度Ｊは、印加電圧をＥとすると次の如く
あられせられる。
Ｊ、＝ＡＬ２ｅｘｐ （−−−−’−為ここでフローテ
ィングゲート４どドレイン領域７間の電界をＥ 重なり
合う面積を８１７０−１ ディングゲート４と不純物領域９間の電界をＥ２、重な
り合う面積を８２とＪるど、７０−ティングゲート４に
蓄積された電界Ｑ、の時間的変化はとなり、しきい電圧
の差△ｖｔｈは、 ６ Ａ＝９．９Ｘ１０ Ａ／Ｖ２、 Ｅ＝２．８ｘ１０８Ｖ／α となる。上述した関係に基づいて、極薄酸化膜５゜６の
厚さを１００人、書込み電圧を２０Ｖとしてしきい値電
圧の差ΔＶｔｈと書込み時間どの関係を容量比Ｃ２／Ｃ
１をパラメータとして示したのが第５図である。ここで
破線はコントロールゲートとコントロールゲート間の酸
化膜が従来のように厚くトンネル効果を考慮する必要の
ない場合である。第５図かられかるように書込み時間ｔ
が１ｍ５ｅｃ以下であれば、実線と破線との差はほとん
どなくトンネル効果を無視してもよく、極薄酸化膜を用
いても問題がない。特に近年は書込み時間ｔを短縮する
ことが要求されていることを配慮すれば、本実施例の特
性は十分満足できるものである。
ィングゲート４どドレイン領域７間の電界をＥ 重なり
合う面積を８１７０−１ ディングゲート４と不純物領域９間の電界をＥ２、重な
り合う面積を８２とＪるど、７０−ティングゲート４に
蓄積された電界Ｑ、の時間的変化はとなり、しきい電圧
の差△ｖｔｈは、 ６ Ａ＝９．９Ｘ１０ Ａ／Ｖ２、 Ｅ＝２．８ｘ１０８Ｖ／α となる。上述した関係に基づいて、極薄酸化膜５゜６の
厚さを１００人、書込み電圧を２０Ｖとしてしきい値電
圧の差ΔＶｔｈと書込み時間どの関係を容量比Ｃ２／Ｃ
１をパラメータとして示したのが第５図である。ここで
破線はコントロールゲートとコントロールゲート間の酸
化膜が従来のように厚くトンネル効果を考慮する必要の
ない場合である。第５図かられかるように書込み時間ｔ
が１ｍ５ｅｃ以下であれば、実線と破線との差はほとん
どなくトンネル効果を無視してもよく、極薄酸化膜を用
いても問題がない。特に近年は書込み時間ｔを短縮する
ことが要求されていることを配慮すれば、本実施例の特
性は十分満足できるものである。
次にこの半導体記憶装置の製造方法を第６図により説明
する。ここで第６図は第２図の断面と同一断面である。
する。ここで第６図は第２図の断面と同一断面である。
まず、Ｐ型半導体基板１に酸化膜２０を形成し、後はど
ドレイン領ｖＬ７と不純物領域９が形成される領域でフ
ローティングゲートにおおわれる領域に不純物を拡散す
る（第６図（ａ））。
ドレイン領ｖＬ７と不純物領域９が形成される領域でフ
ローティングゲートにおおわれる領域に不純物を拡散す
る（第６図（ａ））。
次のこの拡散された領域上の酸化膜２０をエツチングし
、極Ｓ酸化膜５，６を形成する（第６図（ｂ））。次に
これら極薄酸化膜５，６上およびチャネル領域となるべ
ぎ領域の上にポリシリコンのフ［１−ティングゲート４
を形成する（第６図（Ｃ））。
、極Ｓ酸化膜５，６を形成する（第６図（ｂ））。次に
これら極薄酸化膜５，６上およびチャネル領域となるべ
ぎ領域の上にポリシリコンのフ［１−ティングゲート４
を形成する（第６図（Ｃ））。
次にレジスト２１を、ソース領ｔｉｉ！１０、ドレイン
領域７、不純物領域９のパターンを画定するように形成
して、不純物を拡散する（第６図（ｄ））。次に酸化膜
１６を布積し、コンタクト１５を形成しく第６図（ｅ）
）、ざらにアルミニウム配線１７、保護膜１８を形成し
てフローティングトランジスタＴ、の製造が終了する（
第６図（ｆ））。この製造方法では極薄酸化膜５，６を
同一工程で作るため、これら極薄酸化膜５．６の特性が
同じになる点に特徴がある。したがって面積比だけで確
実に容量比Ｃ２／Ｃ１を定めることができる。
領域７、不純物領域９のパターンを画定するように形成
して、不純物を拡散する（第６図（ｄ））。次に酸化膜
１６を布積し、コンタクト１５を形成しく第６図（ｅ）
）、ざらにアルミニウム配線１７、保護膜１８を形成し
てフローティングトランジスタＴ、の製造が終了する（
第６図（ｆ））。この製造方法では極薄酸化膜５，６を
同一工程で作るため、これら極薄酸化膜５．６の特性が
同じになる点に特徴がある。したがって面積比だけで確
実に容量比Ｃ２／Ｃ１を定めることができる。
メモリセルのレイアウトパターンの変形例を第７図、第
８図、第９図に示す。第７図のレイアウトパターンは、
７０−ティングゲート４を８字形状とし、その５字の先
端部がトレイン領域７を横切るようにしている。これに
よりメモリセル全体の横幅を小さくすることができる。
８図、第９図に示す。第７図のレイアウトパターンは、
７０−ティングゲート４を８字形状とし、その５字の先
端部がトレイン領域７を横切るようにしている。これに
よりメモリセル全体の横幅を小さくすることができる。
第８図のレイアウトパターンは、フローディングゲート
４をＦ字形状としている。これによりメモリセル全体の
縦の長さを短くすることができる。第９図のレイアウト
パターンは、７０−ティングゲート４をコ字形状として
いる点は第１図と同じであるが、容量Ｃ１が極薄酸化膜
６の面積ではなく、７０−ティングゲート４の先端部と
ドレイン領域７に設けられた突起部とが重なりあう面積
で決定されるため、極＊ｍ化膜６の寸法精度が厳しくな
いという利点がある。
４をＦ字形状としている。これによりメモリセル全体の
縦の長さを短くすることができる。第９図のレイアウト
パターンは、７０−ティングゲート４をコ字形状として
いる点は第１図と同じであるが、容量Ｃ１が極薄酸化膜
６の面積ではなく、７０−ティングゲート４の先端部と
ドレイン領域７に設けられた突起部とが重なりあう面積
で決定されるため、極＊ｍ化膜６の寸法精度が厳しくな
いという利点がある。
また酸化膜のかわりに、絶縁膜、例えばシリコン基板の
窒化膜あるいは窒素雰囲気下での酸化膜を用いてもよい
。
窒化膜あるいは窒素雰囲気下での酸化膜を用いてもよい
。
以上の通り本発明によればセル占有面積が小さく、製造
条件によるバラツキの少ない半導体記憶装置およびその
製造方法を提供することができる。
条件によるバラツキの少ない半導体記憶装置およびその
製造方法を提供することができる。
セル占有面積に関しては、例えば従来は２μｍルールで
約２８０μｄ必要であったのに対し、本発明では約１４
０μ尻と半分に削減される。したがってビット密度を約
２倍にＪ−ることができる。ま゛ た逆にセル面積を極
端に大きくすることなく容量１ｔＣ２／Ｃ１を大きくす
ることができ、書込み電圧を小さくすることができる。
約２８０μｄ必要であったのに対し、本発明では約１４
０μ尻と半分に削減される。したがってビット密度を約
２倍にＪ−ることができる。ま゛ た逆にセル面積を極
端に大きくすることなく容量１ｔＣ２／Ｃ１を大きくす
ることができ、書込み電圧を小さくすることができる。
書込み電圧が小さくなれば信頼性が向上するとともに高
電圧の印加を考慮して形成した部分を小さくすることが
でき、全体のチップサイズの縮少が可能である。また極
薄酸化膜５，６を同時に製造するようにすれば、これら
の特性を同一にできるため、製造条件によるバラツキを
極めて少なくすることができる。
電圧の印加を考慮して形成した部分を小さくすることが
でき、全体のチップサイズの縮少が可能である。また極
薄酸化膜５，６を同時に製造するようにすれば、これら
の特性を同一にできるため、製造条件によるバラツキを
極めて少なくすることができる。
第１図は本発明の一実施例による半導体記憶装置の平面
図、第２図は同半導体記憶装置のＡ−Ａ断面図、第３図
は同半導体記憶装置のＢ−８断面図、第４図は同半導体
記憶装置のメ七リセルの等価回路の回路図、第５図は同
半導体記憶装置の特性を示すグラフ、 第６図は本発明による半導体記憶装置の製造方法を示す
工程図、 第７図、第８図、第９図はそれぞれ本発明による半導体
製造装置の変形例を示す平面図、第１０図は従来の半導
体記憶装置の部分断面図である。 １・・・半導体基板、４・・・７０−テインググート、
５．６・・・極薄酸化膜、７・・・ドレイン領、域（ソ
ース領域）、８・・・セレクトゲート、９・・・不純物
領域、１０・・・ソース領域、１１・・・ドレイン領域
、１２゜１３・・・ゲート酸化膜、１４．１５・・・コ
ンタクト、１６・・・酸化膜、１．７．１９・・・アル
ミニウム配線、１８・・・保護膜、 Ｄ・・・ドレイン、Ｓ・・・ソース、ＴＳ・・・セレク
トトランジスタ、Ｔ、・・・フローディングゲートトラ
ンジスタ、ＳＧ・・・セレクトゲート、ＣＧ・・・コン
トロールゲート。 出願人代理人 猪 股 清 第１区 第５図 第６図 第７図 第８図
図、第２図は同半導体記憶装置のＡ−Ａ断面図、第３図
は同半導体記憶装置のＢ−８断面図、第４図は同半導体
記憶装置のメ七リセルの等価回路の回路図、第５図は同
半導体記憶装置の特性を示すグラフ、 第６図は本発明による半導体記憶装置の製造方法を示す
工程図、 第７図、第８図、第９図はそれぞれ本発明による半導体
製造装置の変形例を示す平面図、第１０図は従来の半導
体記憶装置の部分断面図である。 １・・・半導体基板、４・・・７０−テインググート、
５．６・・・極薄酸化膜、７・・・ドレイン領、域（ソ
ース領域）、８・・・セレクトゲート、９・・・不純物
領域、１０・・・ソース領域、１１・・・ドレイン領域
、１２゜１３・・・ゲート酸化膜、１４．１５・・・コ
ンタクト、１６・・・酸化膜、１．７．１９・・・アル
ミニウム配線、１８・・・保護膜、 Ｄ・・・ドレイン、Ｓ・・・ソース、ＴＳ・・・セレク
トトランジスタ、Ｔ、・・・フローディングゲートトラ
ンジスタ、ＳＧ・・・セレクトゲート、ＣＧ・・・コン
トロールゲート。 出願人代理人 猪 股 清 第１区 第５図 第６図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １、 半導体基板表面に形成されたドレイン領域および
ソース領域と、 前記半導体基板表面に形成されコントロールゲートとし
て機能する前記半導体基板と逆導電型の不純物領域と、 この不純物領域および前記ドレイン領域とそれぞれ極薄
絶縁膜を介して形成され、かつ前記ドレイン領域とソー
ス領域間のチャネル領域上に絶縁膜を介して形成された
７０−ティングゲートとを有する７０−ティングゲート
トランジスタを備えた半導体記憶装置。 ２、 半導体基板表面に形成されたドレイン領域および
ソース領域と、これらトレイン領域とソース領域間のチ
ャネル領域上に設けられたセレクトゲートとを有するセ
レクトトランジスタと、前記半導体基板表面に形成され
、前記セレクトトランジスタのソース領域に接続された
ドレイン ゛領域と、前記半導体基板表面に形成された
ソース領域と、前記半導体基板表面に形成されコントロ
ールゲートとして機能する不純物領域と、この不純物領
域および前記ドレイン領域とそれぞれ極薄絶縁膜を介し
て形成され、かつ前記トレイン領域とソース領域間のチ
ャネル領域上に絶縁膜を介して形成されたフローディン
グゲートとを有する７０−ティングゲートトランジスタ
と を備えた半導体記憶装置。 ３、 半導体基板表面の第１および第２の領域に不純物
領域およびドレイン領域を形成する第１の工程と、 前記半導体基板上に絶縁膜を形成する第２の工程と、 前記第１の領域および第２の領域上の絶縁膜をエツチン
グし、その上にそれぞれ第１および第２の極薄絶縁膜を
同時に形成する第３の工程と、前記絶縁股上であって前
記ドレイン領域に接する第３の領域上および前記第１お
°よび第２の極薄酸化股上に７０−ティングゲートを形
成する第４の工程と、 前記第３の領域に隣接する前記半導体基板表面の第４の
領域にソース領域を形成する第５の工程と を有する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110083A JPS60254663A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110083A JPS60254663A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254663A true JPS60254663A (ja) | 1985-12-16 |
Family
ID=14526597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110083A Pending JPS60254663A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206881A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
-
1984
- 1984-05-30 JP JP59110083A patent/JPS60254663A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206881A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US7002830B2 (en) | 1990-07-12 | 2006-02-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7212425B2 (en) | 1990-07-12 | 2007-05-01 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7336535B2 (en) | 1990-07-12 | 2008-02-26 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5099297A (en) | EEPROM cell structure and architecture with programming and erase terminals shared between several cells | |
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| US5231299A (en) | Structure and fabrication method for EEPROM memory cell with selective channel implants | |
| KR940006094B1 (ko) | 불휘발성 반도체 기억장치 및 그 제조방법 | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| KR0126235B1 (ko) | 전기적으로 정보의 소거 및 기록이 가능한 반도체 기억 장치 및 그의 제조방법 | |
| US5303185A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| US5444279A (en) | Floating gate memory device having discontinuous gate oxide thickness over the channel region | |
| US5708285A (en) | Non-volatile semiconductor information storage device | |
| KR100316089B1 (ko) | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 | |
| JPH0581072B2 (ja) | ||
| CN101685821A (zh) | 一种电荷捕捉浮动栅极结构存储单元及其制作方法 | |
| KR20010102269A (ko) | 하나의 기판 상에 적어도 하나의 메모리 셀과 적어도하나의 로직 트랜지스터를 제조하는 방법 및 하나의 기판상에 적어도 하나의 메모리 셀과 적어도 하나의 고전압트랜지스터를 제조하는 방법 및 반도체 장치 | |
| KR20020092114A (ko) | 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법 | |
| US5051795A (en) | EEPROM with trench-isolated bitlines | |
| US5422292A (en) | Process for fabricating split gate flash EEPROM memory | |
| JPH04211177A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20100039868A1 (en) | Low voltage, low power single poly EEPROM | |
| US5166904A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| US5332914A (en) | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| US5304505A (en) | Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells | |
| US6429472B2 (en) | Split gate type flash memory | |
| KR20020085885A (ko) | 플래시 메모리의 소스/드레인에 대한 고체 소스 도핑 | |
| US5576232A (en) | Fabrication process for flash memory in which channel lengths are controlled | |
| US5032533A (en) | Method of making a nonvolatile memory cell with field-plate switch |