JPS60256227A - 位相制御回路を具える電気回路装置 - Google Patents
位相制御回路を具える電気回路装置Info
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- JPS60256227A JPS60256227A JP60108455A JP10845585A JPS60256227A JP S60256227 A JPS60256227 A JP S60256227A JP 60108455 A JP60108455 A JP 60108455A JP 10845585 A JP10845585 A JP 10845585A JP S60256227 A JPS60256227 A JP S60256227A
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- pulse
- exclusive
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- clock
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明（ま、少くとも１つの電圧制御発振器と位相比較
器とを有する位相制御回路を具える電気回路装置であっ
て、ｎ＋＋記の発振器の出力端子は前ｄｒＪの位相比較
器のクロック入力端子に少くとも間接的に接続されて発
振器によって生ぜしめたクロックパルスがこのクロック
入力端子に供給されるようになっており、前記の位相比
較器には人力パルスを受ける他の入力端子が設けられて
おり、電圧制御発振器に対する制御は号が前記の位相比
較器により前記のクロックパルスおよび人力パルスから
形成されるようになっている電気回路装置に関するもの
である。
器とを有する位相制御回路を具える電気回路装置であっ
て、ｎ＋＋記の発振器の出力端子は前ｄｒＪの位相比較
器のクロック入力端子に少くとも間接的に接続されて発
振器によって生ぜしめたクロックパルスがこのクロック
入力端子に供給されるようになっており、前記の位相比
較器には人力パルスを受ける他の入力端子が設けられて
おり、電圧制御発振器に対する制御は号が前記の位相比
較器により前記のクロックパルスおよび人力パルスから
形成されるようになっている電気回路装置に関するもの
である。
このような電気回路装置は１９８２年６月２８日に公告
された英国特許出願筒２．０８９，６０１ 綺明細書に
記載されており既知である。この英国特許４願明細書に
開示されている電気回路装置はその特性上、たとえクロ
ックは号と受けすべきデータは号とが同相であってもリ
プルの無いＩＨ流電圧を生せしめることができない。従
って、１ｕ流電圧は号により制御される発振器はある程
度の不所望なドリフトを呈する周波数を生じる。
された英国特許出願筒２．０８９，６０１ 綺明細書に
記載されており既知である。この英国特許４願明細書に
開示されている電気回路装置はその特性上、たとえクロ
ックは号と受けすべきデータは号とが同相であってもリ
プルの無いＩＨ流電圧を生せしめることができない。従
って、１ｕ流電圧は号により制御される発振器はある程
度の不所望なドリフトを呈する周波数を生じる。
本発明の目的は、クロックｔ＝号とデータは号とが同相
である場合にリプルの無い制御電圧を生じる位相制御回
路を具える電気回路装置を提供せんとするにある。
である場合にリプルの無い制御電圧を生じる位相制御回
路を具える電気回路装置を提供せんとするにある。
本発明は、少くとも１つの電圧制御発振器と位相比較器
とを有する位相制御回路を具える電気回路装置であって
、前記の発揚器の出力端子は前記の位相比較器のクロッ
ク入力端子に少くとも間接的に接続されて発振器によっ
て生ぜしめたクロックパルスがこのクロック入力端子に
供給されるようになっており、前記の位相比較器には入
力パルスを受ける他の入力端子が設けられており、電圧
制御発揚器に対する制御信号が前記の位相比較器により
前記のクロックパルスおよび人力パルスから形成される
ようになっている電気回路装置において、前記の位相比
較器がＤ型フリップフロップと、パルス遅ｉｆ子と、排
他的ＯＲゲートとを具えており、前記のパルス遅延素子
の遅延時間はクロック周期の約半分に等しく、前記排他
的ＯＲゲートの第１および第２入力端子は前記パルス遅
延素子の出力端子および前記り型フリップフロップの出
力端子にそれぞれ接続されており、クロックパルスＬＬ
Ｄ ｍフリップフロップのクロック入力端子に供給さ
れ、人力パルスは前記パルス遅延ｆ子とＤ型フリップフ
ロ”ンブのＤ入力端子との双方に供給され、前記排他的
ＯＲゲーＹの出力端子は合成回路網の１つの入力端子に
接続され、この合成回路網はその、他の１つの入力端子
でクロックパルスを受けて第１および第２出力は号を形
成し、これら第１および第２出力は号の論理値はクロッ
クパルスと入力パルスとが同相である場合にそれぞれ反
対であり、クロックパルスが入力パルスに対して進んで
いるか或いは遅れている場合には前記の第１および第２
出力信号がそれぞれパルス的に同じ第１および第２論理
イ１６を有するようになっていることを特徴とする。
とを有する位相制御回路を具える電気回路装置であって
、前記の発揚器の出力端子は前記の位相比較器のクロッ
ク入力端子に少くとも間接的に接続されて発振器によっ
て生ぜしめたクロックパルスがこのクロック入力端子に
供給されるようになっており、前記の位相比較器には入
力パルスを受ける他の入力端子が設けられており、電圧
制御発揚器に対する制御信号が前記の位相比較器により
前記のクロックパルスおよび人力パルスから形成される
ようになっている電気回路装置において、前記の位相比
較器がＤ型フリップフロップと、パルス遅ｉｆ子と、排
他的ＯＲゲートとを具えており、前記のパルス遅延素子
の遅延時間はクロック周期の約半分に等しく、前記排他
的ＯＲゲートの第１および第２入力端子は前記パルス遅
延素子の出力端子および前記り型フリップフロップの出
力端子にそれぞれ接続されており、クロックパルスＬＬ
Ｄ ｍフリップフロップのクロック入力端子に供給さ
れ、人力パルスは前記パルス遅延ｆ子とＤ型フリップフ
ロ”ンブのＤ入力端子との双方に供給され、前記排他的
ＯＲゲーＹの出力端子は合成回路網の１つの入力端子に
接続され、この合成回路網はその、他の１つの入力端子
でクロックパルスを受けて第１および第２出力は号を形
成し、これら第１および第２出力は号の論理値はクロッ
クパルスと入力パルスとが同相である場合にそれぞれ反
対であり、クロックパルスが入力パルスに対して進んで
いるか或いは遅れている場合には前記の第１および第２
出力信号がそれぞれパルス的に同じ第１および第２論理
イ１６を有するようになっていることを特徴とする。
本発明の電気回路装置によれば、Ｃクロック制御されな
い）パルス遅延素子や、Ｉｌｌフリ゛ンプフロツプや、
排他的ＯＲゲートや、合成回路網のような簡単な手段に
より、クロックパルスと入力パルス（これら人力パルス
は必ずしも規則的な周期とする必要はない）とが同相で
ある場合に直流電圧音生じる位相比較器を構成し、この
ＩＨ流電圧はクロックパルスと入力パルスとが位相外れ
状Ｉｌｌ Ｇ＝ある場合に順次のクロック周期中ステッ
プ状に変化するようになっている。
い）パルス遅延素子や、Ｉｌｌフリ゛ンプフロツプや、
排他的ＯＲゲートや、合成回路網のような簡単な手段に
より、クロックパルスと入力パルス（これら人力パルス
は必ずしも規則的な周期とする必要はない）とが同相で
ある場合に直流電圧音生じる位相比較器を構成し、この
ＩＨ流電圧はクロックパルスと入力パルスとが位相外れ
状Ｉｌｌ Ｇ＝ある場合に順次のクロック周期中ステッ
プ状に変化するようになっている。
本発明の実地例では、前記の合成回路網が反転ＡＮＤゲ
ートと、他のＡＮＤゲートと、反転ゲートとを具えてお
り、これら２つのＡＮＤゲートの第１入力端子がｎｉＪ
記の排他的ＯＲゲートの出力端子に接続されており、前
記の反転ＡＮＤゲートおよび前記のＡＮＤゲートの第２
入力端子がそれぞれ直接および口ｉ１記の反転ゲートを
経てクロックパルスを受け、Ｆ）ｉｆ記の第１および第
２出力的号が＋ｉｉｆ記の反転Ａ）ＪＤアゲートよびｎ
）ノ記のＡＮＤゲートの出力端子に得られるようにする
のが好ましい。
ートと、他のＡＮＤゲートと、反転ゲートとを具えてお
り、これら２つのＡＮＤゲートの第１入力端子がｎｉＪ
記の排他的ＯＲゲートの出力端子に接続されており、前
記の反転ＡＮＤゲートおよび前記のＡＮＤゲートの第２
入力端子がそれぞれ直接および口ｉ１記の反転ゲートを
経てクロックパルスを受け、Ｆ）ｉｆ記の第１および第
２出力的号が＋ｉｉｆ記の反転Ａ）ＪＤアゲートよびｎ
）ノ記のＡＮＤゲートの出力端子に得られるようにする
のが好ましい。
このようにした位相比較器は極めて簡単であり、社つ課
せられた条件を完全に満足する。
せられた条件を完全に満足する。
入力パルスが規則的な周期は号を形成している本発明に
よる電気回路装置の他の例では、位相比較器がＤノーフ
リップフロップと排他的ＯＲゲートとを具えており、１
ＩＩＩ紀り型フリップフロップのクロック入力端子にク
ロックパルスが供給され、このＤ型フリップフロップの
出力端子は反転出力信号可に対してＤ入力端子に、出力
信号Ｑに対してＩｌ＋記の排他的ＯＲゲートの第１入力
端子に接続さｔｌ、この排他的ＯＲゲートの第２人力抱
子４１人カパルスを受け、この排（１艮的ＯＲゲートの
出力端子およびクロックパルスに対する入力端子にそれ
ぞれ第１および第２出カバ号が得られ、これら第１およ
び第２出力＠号の論理値はクロックパルスと人力パルス
とが同相である場合に反対であり、クロックパルスが人
力パルスに対して進んでいるか或いは遅れている場合に
これら第１および第２出力ｆ、３号がそれぞれパルス的
に同じ第１および第２１論理値を有するようにする。
よる電気回路装置の他の例では、位相比較器がＤノーフ
リップフロップと排他的ＯＲゲートとを具えており、１
ＩＩＩ紀り型フリップフロップのクロック入力端子にク
ロックパルスが供給され、このＤ型フリップフロップの
出力端子は反転出力信号可に対してＤ入力端子に、出力
信号Ｑに対してＩｌ＋記の排他的ＯＲゲートの第１入力
端子に接続さｔｌ、この排他的ＯＲゲートの第２人力抱
子４１人カパルスを受け、この排（１艮的ＯＲゲートの
出力端子およびクロックパルスに対する入力端子にそれ
ぞれ第１および第２出カバ号が得られ、これら第１およ
び第２出力＠号の論理値はクロックパルスと人力パルス
とが同相である場合に反対であり、クロックパルスが人
力パルスに対して進んでいるか或いは遅れている場合に
これら第１および第２出力ｆ、３号がそれぞれパルス的
に同じ第１および第２１論理値を有するようにする。
図面につき本発明を説明する。
第１ａ図は本発明による位相比較器１０を具える回路装
置１の第１実施例を示し、この回路装！ｎｌは既知の電
ＦＦ＋が制御発振器ＶＣＯと分周器Ｎとを具えており、
この分周器Ｎは発振器ｖＣ○によって生ゼしぬられる発
振パルスを受けてこの発振パルスからそれよりも低周波
のクロックパルスＯＫを生ゼしぬ、これらのクロックパ
ルスが位相比較器１０のクロックパルス入力端子に供給
される。
置１の第１実施例を示し、この回路装！ｎｌは既知の電
ＦＦ＋が制御発振器ＶＣＯと分周器Ｎとを具えており、
この分周器Ｎは発振器ｖＣ○によって生ゼしぬられる発
振パルスを受けてこの発振パルスからそれよりも低周波
のクロックパルスＯＫを生ゼしぬ、これらのクロックパ
ルスが位相比較器１０のクロックパルス入力端子に供給
される。
この比較器］０はｎｉＪ記のクロツタパルスＯＫをＱけ
るＤ型フリップフロ゛ンブ１１を有し、その反転出力抱
子Ｑはクロックパルス（ＥＫのパルス周波数の半分に等
しいパルス周波数のパルス列ＯＫ’を生ゼしぬる為にＤ
入力端子に接続されている。クロックパルスＯＫおよび
これから取出されるパルス列ＯＫ＊は第１ｂ図に示され
ている。Ｄ型フリップフロップ１１の出力端子Ｑは排他
的ＯＲゲート１２の第１入力端子に接続され、この排他
的ＯＲゲートの第２入力端子には規則的な周期は号を形
成する入力パルスｖＲが供給される。これらの人力パル
スにより発揚器ｖＣＯは所望周波数および所望位相に調
整され、この状態に維持される。
るＤ型フリップフロ゛ンブ１１を有し、その反転出力抱
子Ｑはクロックパルス（ＥＫのパルス周波数の半分に等
しいパルス周波数のパルス列ＯＫ’を生ゼしぬる為にＤ
入力端子に接続されている。クロックパルスＯＫおよび
これから取出されるパルス列ＯＫ＊は第１ｂ図に示され
ている。Ｄ型フリップフロップ１１の出力端子Ｑは排他
的ＯＲゲート１２の第１入力端子に接続され、この排他
的ＯＲゲートの第２入力端子には規則的な周期は号を形
成する入力パルスｖＲが供給される。これらの人力パル
スにより発揚器ｖＣＯは所望周波数および所望位相に調
整され、この状態に維持される。
排他的ＯＲゲート１２の出力信号Ｕは２つの状態に対し
時間ｔの関数として第１ｂ図に示しである。
時間ｔの関数として第１ｂ図に示しである。
−１侍ｔ□の前は発振器ＶＯＯが進んでおりＣパルス周
波数げ早やすぎ″）、瞬時ｔｌ後は発振器■ＣＯが遅れ
ている（パルスＯＫが”遅すぎ”）。直号Ｕは１−１時
１−１．に対して“０”レベルにあり、このレベルの上
に正のビーク１１１１１が重畳されている。に号Ｕのパ
ルス周波数（１人力パルスＶＲの２倍である。従って、
信号ＯＫを信号Ｕに加えることによりＣ発撮器■ＣＯが
同相にある場合に１リプルの無い制御電圧を発生せしめ
つる。図示の例では、２つのは号ＵおよびＯＫを抵抗Ｒ
１１およびＲ１２（これらの抵抗の値は互いに等しくす
るのが好ましい）を経て相互接続点Ｓ１に供給すること
によりこれらの「ぎ号の加算を行なう。これにより得ら
れる＠号Ｓを（信号ＶＲおよびＵと一緒に）第１ｂ図に
示す。１％ＵおよびＯＫが加算される結果、周波数およ
び位相誤差のみが制御電圧にリプルを生せしめるように
なる。（発振器ｖＣＯが進んでいる場合には、醒＠Ｓは
、論理イ１＾′“０”および１″のレベル間の中間の直
流＠号しベルと、クロックパルスＯＫと同じパルス周波
数で論理値ＩＩ ＯＮのレベルを有する複数の負パルス
ＰＮとを重畳したものから成る。発ＩＭ器ｖＣＯが遅れ
ている場合には、１言号Ｓは、クロックパルスＯＫと同
じ周波数で論理値′１″のレベルを有する正バルスＰｐ
が■ハ畳された前記のＩＵ流信号レベルより成る。）パ
ルスＰ、およびＰｐの幅は人力パルスｖＲと発振器ｖＣ
Ｏにより生ぜしめられるクロックパルスＯＫ＊および分
周器Ｎにより生ぜしめらねるクロックパルスＯＫとの間
の位相差の値に依存すること明らかである。通常行なわ
れているように、接Ｍ点ｓ】にはコンデンサ１３を接続
し、この接続点Ｓ１において発振器ｖＣＯを制釧１する
為の第１図にＳで示す電圧の平均電圧が形成されるよう
にしつる。
波数げ早やすぎ″）、瞬時ｔｌ後は発振器■ＣＯが遅れ
ている（パルスＯＫが”遅すぎ”）。直号Ｕは１−１時
１−１．に対して“０”レベルにあり、このレベルの上
に正のビーク１１１１１が重畳されている。に号Ｕのパ
ルス周波数（１人力パルスＶＲの２倍である。従って、
信号ＯＫを信号Ｕに加えることによりＣ発撮器■ＣＯが
同相にある場合に１リプルの無い制御電圧を発生せしめ
つる。図示の例では、２つのは号ＵおよびＯＫを抵抗Ｒ
１１およびＲ１２（これらの抵抗の値は互いに等しくす
るのが好ましい）を経て相互接続点Ｓ１に供給すること
によりこれらの「ぎ号の加算を行なう。これにより得ら
れる＠号Ｓを（信号ＶＲおよびＵと一緒に）第１ｂ図に
示す。１％ＵおよびＯＫが加算される結果、周波数およ
び位相誤差のみが制御電圧にリプルを生せしめるように
なる。（発振器ｖＣＯが進んでいる場合には、醒＠Ｓは
、論理イ１＾′“０”および１″のレベル間の中間の直
流＠号しベルと、クロックパルスＯＫと同じパルス周波
数で論理値ＩＩ ＯＮのレベルを有する複数の負パルス
ＰＮとを重畳したものから成る。発ＩＭ器ｖＣＯが遅れ
ている場合には、１言号Ｓは、クロックパルスＯＫと同
じ周波数で論理値′１″のレベルを有する正バルスＰｐ
が■ハ畳された前記のＩＵ流信号レベルより成る。）パ
ルスＰ、およびＰｐの幅は人力パルスｖＲと発振器ｖＣ
Ｏにより生ぜしめられるクロックパルスＯＫ＊および分
周器Ｎにより生ぜしめらねるクロックパルスＯＫとの間
の位相差の値に依存すること明らかである。通常行なわ
れているように、接Ｍ点ｓ】にはコンデンサ１３を接続
し、この接続点Ｓ１において発振器ｖＣＯを制釧１する
為の第１図にＳで示す電圧の平均電圧が形成されるよう
にしつる。
第１ａ図に示す回路装置はこれに供給される人力パルス
ｖＲが規則的な周期１５号である場合のみ満足に作動す
る。入力パルスが規則的に周期的でない場合に（ま、本
発明を具体化する回路装置或いは後に説明するその変形
例に第２ａ図に示す位相比較器２を用いることができる
。第２ａ図に示すこの位相比較器２はパルス遅延光子２
２と、Ｄ型フリップ７０ツブ２１と、第１ 排他的ＯＲ
ケート２８と、第２排他的ＯＲゲート２４と、反転ゲー
ト２５と、２つの（同じ）抵抗Ｒ２１およびＲ２２とを
有する。人力パルスＡ（第１ｂ図参照）はＤ型フリップ
フロップ２１のＤ入力端子とパルス遅延素子２２とに供
給される。この素子２２におけるは号Ａの遅延時間はＤ
型フリップフロップ２１のクロック入力端子に供給され
るクロックパルスＯＫの周期のほぼ半分に等しい。素子
２２の出力＠号ＢおよびＤＩフリップフロップ２１の出
力１．４号Ｃは第１排他的ＯＲゲート２８に供給され、
このゲート２３はこれらの［４号から信号■（第２ｂ図
参照）を形成する。信号工およびクロック１バ舛ＯＫは
排他的ＯＲゲート２４と反転ゲート２５とより成る合成
回路に供給される。クロック信号ＯＫは２つのゲート２
４および２５に供給され、１言号工は排他的ＯＲゲート
２４にのみ供給される。。
ｖＲが規則的な周期１５号である場合のみ満足に作動す
る。入力パルスが規則的に周期的でない場合に（ま、本
発明を具体化する回路装置或いは後に説明するその変形
例に第２ａ図に示す位相比較器２を用いることができる
。第２ａ図に示すこの位相比較器２はパルス遅延光子２
２と、Ｄ型フリップ７０ツブ２１と、第１ 排他的ＯＲ
ケート２８と、第２排他的ＯＲゲート２４と、反転ゲー
ト２５と、２つの（同じ）抵抗Ｒ２１およびＲ２２とを
有する。人力パルスＡ（第１ｂ図参照）はＤ型フリップ
フロップ２１のＤ入力端子とパルス遅延素子２２とに供
給される。この素子２２におけるは号Ａの遅延時間はＤ
型フリップフロップ２１のクロック入力端子に供給され
るクロックパルスＯＫの周期のほぼ半分に等しい。素子
２２の出力＠号ＢおよびＤＩフリップフロップ２１の出
力１．４号Ｃは第１排他的ＯＲゲート２８に供給され、
このゲート２３はこれらの［４号から信号■（第２ｂ図
参照）を形成する。信号工およびクロック１バ舛ＯＫは
排他的ＯＲゲート２４と反転ゲート２５とより成る合成
回路に供給される。クロック信号ＯＫは２つのゲート２
４および２５に供給され、１言号工は排他的ＯＲゲート
２４にのみ供給される。。
クロック信号ＣＫを用いてゲート２４および２５により
生ぜしめられる信号ＨおよびＯＫｆ第２ｂ図参照）は２
つの抵抗Ｒ２１およびＲ２２を経て接続点Ｓに供給され
、これにより電属制御発振器ｖｃｏ を第２ａ図には図
示せず）に対する制御１ｄ号Ｓ２＋第２ｂ図参照）が生
ゼしぬられる。この場合もクロックパルスと人力パルス
とが同相であれば、制御信号Ｓ２は論理値″０”および
“１”のレベル間の中間にある直流電圧より成る。抵抗
Ｒ２１およびＲ２２の抵抗値の比により制ａＩＩＮ号Ｓ
ｇの直流電圧レベルを調整しつる。発振器が進んでいる
場合には〔第２ｂ図では瞬時ｔ２の１１１）、′負”パ
ルス〔論理値″０″レベル）が信号Ｓ２の直流電圧レベ
ル上に形成される。発振器が遅れている場合には（第２
ｂ図では瞬時ｔ２後）、正”パルス（論坤値″１″レベ
ル）が信号Ｓ２の直流電圧レベル−にに形成される。負
或いは正パルスの幅は入力パルスＡとクロックパルスＯ
Ｋとの間の位相差をこよって決定される。
生ぜしめられる信号ＨおよびＯＫｆ第２ｂ図参照）は２
つの抵抗Ｒ２１およびＲ２２を経て接続点Ｓに供給され
、これにより電属制御発振器ｖｃｏ を第２ａ図には図
示せず）に対する制御１ｄ号Ｓ２＋第２ｂ図参照）が生
ゼしぬられる。この場合もクロックパルスと人力パルス
とが同相であれば、制御信号Ｓ２は論理値″０”および
“１”のレベル間の中間にある直流電圧より成る。抵抗
Ｒ２１およびＲ２２の抵抗値の比により制ａＩＩＮ号Ｓ
ｇの直流電圧レベルを調整しつる。発振器が進んでいる
場合には〔第２ｂ図では瞬時ｔ２の１１１）、′負”パ
ルス〔論理値″０″レベル）が信号Ｓ２の直流電圧レベ
ル上に形成される。発振器が遅れている場合には（第２
ｂ図では瞬時ｔ２後）、正”パルス（論坤値″１″レベ
ル）が信号Ｓ２の直流電圧レベル−にに形成される。負
或いは正パルスの幅は入力パルスＡとクロックパルスＯ
Ｋとの間の位相差をこよって決定される。
破線で示すように、コンデンサ２６を通常のように接続
点Ｓに接続し、このコンデンサ２６の両端間に信号Ｓ２
の時間的平均値が形成され、この平均値により電圧制御
発振器を制御するようにすることができる。
点Ｓに接続し、このコンデンサ２６の両端間に信号Ｓ２
の時間的平均値が形成され、この平均値により電圧制御
発振器を制御するようにすることができる。
第８ａ図は、本発明による回路装置に用いる位相比較器
８の一好適例を示す。この位相比較器ａに供給されるべ
き入力パルスＡは必ずしも規則的な周期信号とする必要
はない。位相比較器８はＤ型フリップフロップ８１と、
パルス遅ｉｇ子８２と、排他的ＯＲゲート８３と、ＡＮ
Ｄゲート８４、反転ＡＮＤゲート８５および反転ゲート
３６を有する合成回路網とを具えている。Ｄ型フリ′ン
ブフロツブ３１、遅延素子８２および排他的ＯＲゲート
３８はこれらに供給されるクロックパルスＯＫおよび入
力パルスＡと同様に第２ａ図に示す素子と同じである為
、排他的ＯＲゲート８３の出力１肖号工（第３ｂ図参照
）も第２ｂ図および第２ａ図の信号工と同じである。賠
号工はＡＮＤゲート３４および８５に供給され、クロッ
クツぐルスＯＫは反転ゲート８５には直ｉ、ＡＮＤゲー
ト３４には反転ゲート３６を介して供給される。これら
のＡＮＤゲート３５および３４はパルスエおよびＯＫＩ
または苺）から第１出力パルスにおよび第２出力バルス
Ｌ１第８ｂ図参照）をそれぞれ生せしめ１、＝しらの出
力パルスが２つの（同じ）抵抗Ｒ３’＋およびＲ８２を
経て接続点Ｓに供給され、制御■′＋！Ｓ８を生ぜしめ
る。第１出力信号には発振器（図示せず）が遅れている
場合（第８ｂ図の瞬時ｔ８後）、一定の高論理レベルｎ
１ｎを有し、発振器が進んでいる場合（第８ｂ図の瞬時
ｔ８の前）、負パルス（論理値１０”レベル）を有する
ことに注意すべきである。第２出力信号りは発振器が進
んでいる場合（第８ｂ図の瞬時ｔ８の前）、一定の論理
値″０″レベルを有し、発振器が遅れている場合〔瞬時
ｔ８後）、第２出力は号りは正のパルス（論理値“ｌ″
レベルを有する。接続点Ｓに生じる制御信号Ｓ８（出力
信号におよびＬの合計の半分）は制御ｐ号Ｓｇ（第２ａ
および２ｂ図参照１と同じである。この場合も、発振器
を制御する為にコンデンサ３７を用いて制御信号Ｓ８の
時間的平均値が得られること勿論である。
８の一好適例を示す。この位相比較器ａに供給されるべ
き入力パルスＡは必ずしも規則的な周期信号とする必要
はない。位相比較器８はＤ型フリップフロップ８１と、
パルス遅ｉｇ子８２と、排他的ＯＲゲート８３と、ＡＮ
Ｄゲート８４、反転ＡＮＤゲート８５および反転ゲート
３６を有する合成回路網とを具えている。Ｄ型フリ′ン
ブフロツブ３１、遅延素子８２および排他的ＯＲゲート
３８はこれらに供給されるクロックパルスＯＫおよび入
力パルスＡと同様に第２ａ図に示す素子と同じである為
、排他的ＯＲゲート８３の出力１肖号工（第３ｂ図参照
）も第２ｂ図および第２ａ図の信号工と同じである。賠
号工はＡＮＤゲート３４および８５に供給され、クロッ
クツぐルスＯＫは反転ゲート８５には直ｉ、ＡＮＤゲー
ト３４には反転ゲート３６を介して供給される。これら
のＡＮＤゲート３５および３４はパルスエおよびＯＫＩ
または苺）から第１出力パルスにおよび第２出力バルス
Ｌ１第８ｂ図参照）をそれぞれ生せしめ１、＝しらの出
力パルスが２つの（同じ）抵抗Ｒ３’＋およびＲ８２を
経て接続点Ｓに供給され、制御■′＋！Ｓ８を生ぜしめ
る。第１出力信号には発振器（図示せず）が遅れている
場合（第８ｂ図の瞬時ｔ８後）、一定の高論理レベルｎ
１ｎを有し、発振器が進んでいる場合（第８ｂ図の瞬時
ｔ８の前）、負パルス（論理値１０”レベル）を有する
ことに注意すべきである。第２出力信号りは発振器が進
んでいる場合（第８ｂ図の瞬時ｔ８の前）、一定の論理
値″０″レベルを有し、発振器が遅れている場合〔瞬時
ｔ８後）、第２出力は号りは正のパルス（論理値“ｌ″
レベルを有する。接続点Ｓに生じる制御信号Ｓ８（出力
信号におよびＬの合計の半分）は制御ｐ号Ｓｇ（第２ａ
および２ｂ図参照１と同じである。この場合も、発振器
を制御する為にコンデンサ３７を用いて制御信号Ｓ８の
時間的平均値が得られること勿論である。
第４図は第８図の位相比較器に用いるべき合成。
回路網の他の実−例を示す。この合成回路網４は匿号１
およびＧＫ＋第８ａおよびａｂ図参照）を受け、また８
つの反転ゲー）４４．４５および４６を有する。クロッ
クパルスＯＫは反転ＡＮＤゲート４４と反転ＯＲゲート
４５とに併給される。
およびＧＫ＋第８ａおよびａｂ図参照）を受け、また８
つの反転ゲー）４４．４５および４６を有する。クロッ
クパルスＯＫは反転ＡＮＤゲート４４と反転ＯＲゲート
４５とに併給される。
信号工は反転ＡＮＤゲート４４に直接、反転ＯＲアゲ−
４５には反転ゲート４６を経て供給される。
４５には反転ゲート４６を経て供給される。
ゲート４４および４５は到来は号ＩおよびＣＫから第１
出力随号におよび第２出力信号りをそれぞれ生ゼしぬる
。これらの出力信号は第８ａおよびａｂ図の出力信号に
およびＬと同じである。従って、第４図の＠号におよび
Ｌを第３ａ図と同様に合成して制御は号を形成すること
ができる。しかし第４図には、信号におよびＬにおける
（パ負”および１正″）パルスによりスイッチ４２およ
び４３をそれぞれ制御するようにした変形例を示しであ
る。コンデンサ４７は電流源４８或いは４９により供給
される電流ｉによりスイッチ４２或いは４８を経て九′
亀或いは放′屯される。このコンデンサ４７の指子間に
形成される制御信号Ｓ、も第３ｂ図に示す制御信号Ｓ８
の時間的平均ｒｉｉ 号である０
出力随号におよび第２出力信号りをそれぞれ生ゼしぬる
。これらの出力信号は第８ａおよびａｂ図の出力信号に
およびＬと同じである。従って、第４図の＠号におよび
Ｌを第３ａ図と同様に合成して制御は号を形成すること
ができる。しかし第４図には、信号におよびＬにおける
（パ負”および１正″）パルスによりスイッチ４２およ
び４３をそれぞれ制御するようにした変形例を示しであ
る。コンデンサ４７は電流源４８或いは４９により供給
される電流ｉによりスイッチ４２或いは４８を経て九′
亀或いは放′屯される。このコンデンサ４７の指子間に
形成される制御信号Ｓ、も第３ｂ図に示す制御信号Ｓ８
の時間的平均ｒｉｉ 号である０
第１ａおよびｌｂ文は、本発明による回路装置の一例お
よび関連のパルスを示す線図、第２ａおよび２ｂ図は、
本発明による回路装置の他の例および関連のパルスを示
す線図、第８ａおよびａｂ図は、本発明による回路装置
の更に他の例および関連のパルスを示す線図、第４図は
、第８ａ図の変形例を示すｕ略図である。 ■・・・回路装置 ２．８・・・位相比較器４・・・合
成回路網 ｌＯ・・・位相比較器１１ 、Ｘ１１，８１
・・・Ｄ型フリップフロップ１２．２８，２４Ｊ８・・
・排他的ＯＲゲート２２．８２・・・パルス遅延累子 ２５．８ｆｌ、４６・・・反転ゲート ８４・・・ＡＮＤゲート ８５．４４・・・反転ＡＮＤゲート ４５・・・反転ＯＲゲート ＶａＯ・・・電圧制御発振器 Ｎ・・・分局器 Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ８１、Ｒ８２・・
・抵抗第１頁の続き ０発 明 者 アルベルト・マリア・ オラアルノルド
・リエイク ヴア カート ンタ国５６２１ ベーアー アインドーフエン フルー
ネウツウエツハ１
よび関連のパルスを示す線図、第２ａおよび２ｂ図は、
本発明による回路装置の他の例および関連のパルスを示
す線図、第８ａおよびａｂ図は、本発明による回路装置
の更に他の例および関連のパルスを示す線図、第４図は
、第８ａ図の変形例を示すｕ略図である。 ■・・・回路装置 ２．８・・・位相比較器４・・・合
成回路網 ｌＯ・・・位相比較器１１ 、Ｘ１１，８１
・・・Ｄ型フリップフロップ１２．２８，２４Ｊ８・・
・排他的ＯＲゲート２２．８２・・・パルス遅延累子 ２５．８ｆｌ、４６・・・反転ゲート ８４・・・ＡＮＤゲート ８５．４４・・・反転ＡＮＤゲート ４５・・・反転ＯＲゲート ＶａＯ・・・電圧制御発振器 Ｎ・・・分局器 Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ８１、Ｒ８２・・
・抵抗第１頁の続き ０発 明 者 アルベルト・マリア・ オラアルノルド
・リエイク ヴア カート ンタ国５６２１ ベーアー アインドーフエン フルー
ネウツウエツハ１
Claims (1)
- 【特許請求の範囲】 Ｌ 少くとも１つの電圧制御発振器と位相比較器とを有
する位相制御回路を具える電気回路装置であって、前記
の発振器の出力端子は前記の位相比較器のクロック入力
端子に少くとも間接的に接続されて発振器によって生ぜ
しメタクロックパルスがこのクロック入力端子に供給さ
れるようになっており、前記の位相比較器には入力パル
スを受ける他の入力端子が設けられており、電圧制御発
振器に対する制御信号が前記の位相比較器により前記の
クロックパルスおよび入力パルスから形成されるように
なっている電気回路装置において、前記の位相比較器が
Ｄ型フリップフロップと、パルス遅延素子と、排他的Ｏ
Ｒゲートとを具えており、前記のパルス遅延素子の遅延
時間はクロック周期の約半分に等しく、前記排他的ＯＲ
ゲートの第１および第２入力端子は前記パルス遅延素子
の出力端子および前記り型フリップフロップの出力端子
にそれぞれ接続されており、クロックパルスはＤ型フリ
ップフロップのクロック入力端子に供給され、入力パル
スは前記パルス遅延素子とＤ型フリップフロップのＤ入
力端子との双方に供給され、前記排他的ＯＲゲートの出
力端子は合成回路網の１つの入力端子に接続され、この
合成回路網はその、他の１つの入力端子でクロックパル
スを受けて第１および第２出力ｉｆを形成し、これら第
１および第２出力信号の論理値はクロックパルスと人力
パルスとが同相である場合にそれぞれ反対であり、クロ
ックパルスが入力パルスに対して進んでいるが或いは遅
れている場合には前記の第１および第２ ｔ４１力は号
がそれぞれパルス的に同じ第１および第２論理値を有す
るようになっていることを特徴とする位相制御回路を具
える電気回路装置。 ＆ 特許請求の範囲第１項に記載の位相制御回路な具え
る電気回路装置において、前記の排他的ＯＲゲートを第
１排他的ＯＲゲートとした場合に前記の合成１ｇｌ路網
が第２排（１１！的ＯＲゲートと反転ゲートとを具えて
おり、第２排１１ｕ的ＯＲゲートの入力端子は第１排他
的ＯＲゲートの出力端子に接続され、第２排他的ＯＲゲ
ートの他の１つの入力端子がクロックパルスを受け、こ
わらクロツクパルスハ反転ゲートにも供給さｔｌ、 Ｎ
第１および第２出力は号が第２排他的ＯＲゲートおよび
反転ゲートの出力端子に得られるようになっていること
を特徴とする位相制御回路２具える電気回路装置。 ８、 特許請求の範囲第１珀に記載の位相制御回路を具
える電気回路装置において、前記の合成回路網が反転Ａ
ＮＤゲートヨ、他のＡＮＤゲートと、反転ゲートとを具
えており、これら２つのＡＮＤゲートの第１入力端子が
前記の排他的ＯＲゲートの出力端子に接続されており、
前記の反転ＡＮＤゲートおよび前記のＡＮＤゲートの第
２入力端子がそれぞれ＋Ｋ １１および前記の反転ゲー
トを経てクロックパルスを受け、前記の第１および第２
川力信号が前記の反転ＡＮＤゲートおよび前記のＡＮＤ
ゲートの出力端子に得られるようになっていることを特
徴とする位相制御回路を具える電気回路装置。 表 特許請求の範囲第１項に記載の位相制御回路を具え
る電気回路装置において、前記の合成回路網が反転ＡＮ
Ｄゲートと、反転ＯＲゲートと、反転ゲートとを具え、
前記の排他的ＯＲゲートの出力端子が前記の反転ＡＮＤ
ゲートおよび反転ＯＲゲートの１つの入力端子にそれぞ
れ直接および前記の反転ゲートを紅てＷ続されており、
反転ＡＮＤゲートおよび反転ＯＲゲートの他の１つの入
力端子がクロックパルスを受け、前記の第１および第２
出力は号が前記の反転ＡＮＤゲートおよび反転ＯＲゲー
トの出力端子に得られるようになっていることを特徴と
する位相制御回路を具える電気１［１１路装置。 五 特許請求の範囲第１〜４用のいずれか１つに記載の
位相制御回路を具える電気回路’ＶＩｉ＆において、前
記の第１および第２出力信号が２つの抵抗を経て、制御
自分が得られる接続点に供給されるようになっているこ
とを特徴とする位相制御回路を具える電気回路装置。 ６ 特許請求の範囲第３または４頂に記載の位相制御回
路を具える電気回路Ｎ［において、前記の第１および第
２出力信号によりそれぞれ第１および第２電流源が制御
され、制御電圧が得られるコンデンサをそれぞれ充電お
よび放電させるようになっていることを特徴とする位相
制御回路を具える電気回路装置。 ７ 少くとも１つの電圧制御発振器と位相比較器とを有
する位相制御回路を具える電気回路装置であって、前記
の発揚器の出力端子は前記の位相比較器のクロック入力
端子に少くとも間接的に接続されて発振器によって生ぜ
しメｔ、−クロックパルスがこのクロック入力端子に供
給されるようになっており、前記の位相比較器には入力
パルスを受ける他の入力端子が設けられており、電圧制
御発振器に対する制御信号が前記の位相比較器により前
記のクロックパルスおよび入力パルスから形成され、こ
の制御＠号は電圧制御発揚器の同調が正しい際に一定電
圧であり、入力パルスが規則的な周期信号を構成してい
る電気回路装置において、前記の位相比較器がＤ型フリ
ップフロップと排他的ＯＲゲートとを具えており、前記
ＤＩフリップフロップのクロック入力端子にクロックパ
ルスが供給され、このＤ型フリップフロップの出力端子
は反転出力信号Ｑに対してＤ入力端子に、出力信号Ｑに
対して前記の排他的ＯＲゲートの第１入力端子に接続さ
れ、この排他的ＯＲゲートの第２入力端子は入力パルス
を受け、この排他的ＯＲゲートの出力端子およびクロッ
クパルスに対する入力端子にそれぞれ第１および第２出
力屏号が得られ、これら第１および第２出力ＩＮ号の論
理値はクロックパルスと人力パルスとが同相である場合
に１に対であり、クロックパルスが人力パルスに対して
進んでいるか或いは遅れている場合にこれら第１および
第２出力１３号がそれぞれパルス的に同じ第１および第
２論理値を有するようになっていることを特徴とする位
相制御回路を具える電気回路装置。 ＆ 特許請求の範囲第７項に記載の位相制御回路を具え
る電気回路装置において、ｎｔＩ記の第１および第２出
力信号が２つの抵抗を経て、制御信号がイμられる接続
点に供給されるようになっていることを特徴とする位相
制御回路を具える？＋１気団路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8401629 | 1984-05-22 | ||
| NL8401629A NL8401629A (nl) | 1984-05-22 | 1984-05-22 | Elektrische schakeling met een faseregelkring. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60256227A true JPS60256227A (ja) | 1985-12-17 |
| JPH0628337B2 JPH0628337B2 (ja) | 1994-04-13 |
Family
ID=19843983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108455A Expired - Lifetime JPH0628337B2 (ja) | 1984-05-22 | 1985-05-22 | 位相制御回路を具える電気回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4689577A (ja) |
| EP (1) | EP0164785B1 (ja) |
| JP (1) | JPH0628337B2 (ja) |
| DE (1) | DE3575827D1 (ja) |
| NL (1) | NL8401629A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064597B2 (en) | 2003-07-24 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Complementary signal generator |
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
| WO2011039835A1 (ja) * | 2009-09-29 | 2011-04-07 | 株式会社日立製作所 | データ判定／位相比較回路 |
Families Citing this family (10)
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| US4775805A (en) * | 1987-02-12 | 1988-10-04 | Whitefoot Alan D | Differential frequency signal generator |
| US4818950A (en) * | 1987-04-24 | 1989-04-04 | Ncr Corporation | Low jitter phase-locked loop |
| US5228138A (en) * | 1991-01-23 | 1993-07-13 | Massachusetts Institute Of Technology | Synchronization of hardware oscillators in a mesh-connected parallel processor |
| JP2837982B2 (ja) * | 1991-12-27 | 1998-12-16 | 三菱電機株式会社 | 遅延検波復調装置 |
| GB2283625A (en) * | 1993-11-02 | 1995-05-10 | Plessey Semiconductors Ltd | Clock synchronisation |
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-
1984
- 1984-05-22 NL NL8401629A patent/NL8401629A/nl not_active Application Discontinuation
-
1985
- 1985-05-13 EP EP85200759A patent/EP0164785B1/en not_active Expired
- 1985-05-13 DE DE8585200759T patent/DE3575827D1/de not_active Expired - Lifetime
- 1985-05-20 US US06/735,901 patent/US4689577A/en not_active Expired - Fee Related
- 1985-05-22 JP JP60108455A patent/JPH0628337B2/ja not_active Expired - Lifetime
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|---|---|
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| EP0164785A1 (en) | 1985-12-18 |
| JPH0628337B2 (ja) | 1994-04-13 |
| NL8401629A (nl) | 1985-12-16 |
| EP0164785B1 (en) | 1990-01-31 |
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