JPS60257539A - 半導体装置および製造方法 - Google Patents
半導体装置および製造方法Info
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- JPS60257539A JPS60257539A JP59113003A JP11300384A JPS60257539A JP S60257539 A JPS60257539 A JP S60257539A JP 59113003 A JP59113003 A JP 59113003A JP 11300384 A JP11300384 A JP 11300384A JP S60257539 A JPS60257539 A JP S60257539A
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- Japan
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- semiconductor device
- film
- etching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に半導体基板に形成した
溝を利用することによって高集積化を達成することので
きる半導体装置および製造方法に関するものである。
溝を利用することによって高集積化を達成することので
きる半導体装置および製造方法に関するものである。
ＬＳＩ、ＶＬＳＩ等の半導体装置の高集積化に伴なって
１回路パターンも益々微細化が進められ。
１回路パターンも益々微細化が進められ。
サブミクロン単位での回路パターンが要求されてきてい
る。
る。
半導体装置を形成する場合、半導体基板に溝（穴を含む
）を形成し、この溝内に絶縁材や導体材を充填して回路
素子を形成することが提案されている。例えば素子間分
離用の絶縁領域、キャパシタ等が挙げられている。
）を形成し、この溝内に絶縁材や導体材を充填して回路
素子を形成することが提案されている。例えば素子間分
離用の絶縁領域、キャパシタ等が挙げられている。
このため、この種の回路素子を形成する場合には溝を微
細に、つまり細幅に形成することが要求（：′ される
。ところが、一方では素子分離効果を高め、或いは大容
量のキャパシタを得るためＫは溝の深さを深くすること
が要求されることになる。結局微細幅でかつできるだけ
深い溝が要求されることになる。
細に、つまり細幅に形成することが要求（：′ される
。ところが、一方では素子分離効果を高め、或いは大容
量のキャパシタを得るためＫは溝の深さを深くすること
が要求されることになる。結局微細幅でかつできるだけ
深い溝が要求されることになる。
従来、半導体基板に溝を形成するエツチング技術として
は反応性イオンエツチング（ＲＩＥ）法が、その異方性
が比較的に高いことがら細幅溝の形成に利用されている
。具体的にはＣＦ、、 Ｃ，Ｆ。
は反応性イオンエツチング（ＲＩＥ）法が、その異方性
が比較的に高いことがら細幅溝の形成に利用されている
。具体的にはＣＦ、、 Ｃ，Ｆ。
ガスとＢｒｔ、Ｉ、ガスの混合ガス、又はこれら弗化炭
素ガスとＣＢｒＦ、ガスの混合ガスを反応ガスとしたド
ライエツチング法であり、シリコン半導体基板に溝を形
成する場合には基板表面に５ｉｏｔ膜をバターニングし
て形成し、これをマスクとして前述のエツチングを行な
っている。
素ガスとＣＢｒＦ、ガスの混合ガスを反応ガスとしたド
ライエツチング法であり、シリコン半導体基板に溝を形
成する場合には基板表面に５ｉｏｔ膜をバターニングし
て形成し、これをマスクとして前述のエツチングを行な
っている。
しかしながら１本発明者の検討によれば、前述した従来
の方法はＳｔとＳｉｎ、どのエツチング選択比が小さい
ために、微細幅でかつ深さの大きい溝・、これを溝幅寸
法と溝深さ寸法との比で言えば１：４程度以上の溝を形
成することは困難であり、前述のような高集積型の回路
素子の形成に適用することは実際上不可能であった。即
ち、ＳｉとＳｉｎ、の選択比が小さいと、深い溝を形成
するためには必然にマスクとしての５ｉＯｚ膜を厚くせ
ざるを得ないが、Ｓｉｎ、膜が厚くなければそれだけ５
ｉｎ２膜の微細パターニングが困難になり溝の細幅形成
ができなくなる。逆にｓｉｏ、膜を薄くすれば微細パタ
ーニングは可能であるが、溝を深くエツチングする前に
Ｓｉｎ、膜がエツチングされてしまうことになり深溝の
形成ができなくなってしまう。
の方法はＳｔとＳｉｎ、どのエツチング選択比が小さい
ために、微細幅でかつ深さの大きい溝・、これを溝幅寸
法と溝深さ寸法との比で言えば１：４程度以上の溝を形
成することは困難であり、前述のような高集積型の回路
素子の形成に適用することは実際上不可能であった。即
ち、ＳｉとＳｉｎ、の選択比が小さいと、深い溝を形成
するためには必然にマスクとしての５ｉＯｚ膜を厚くせ
ざるを得ないが、Ｓｉｎ、膜が厚くなければそれだけ５
ｉｎ２膜の微細パターニングが困難になり溝の細幅形成
ができなくなる。逆にｓｉｏ、膜を薄くすれば微細パタ
ーニングは可能であるが、溝を深くエツチングする前に
Ｓｉｎ、膜がエツチングされてしまうことになり深溝の
形成ができなくなってしまう。
なお、シリコン半導体基板のエツチング技術に関しては
、たとえば特開昭５５−１３８８３４号公報、同５６−
１３４７３８号公報、同５６−１４４５４１号公報など
に示されている。
、たとえば特開昭５５−１３８８３４号公報、同５６−
１３４７３８号公報、同５６−１４４５４１号公報など
に示されている。
本発明の目的は細幅でかつ十分な深さの溝により回路素
子を構成することを実現し、これ忙より集積度の極めて
高い半導体装置を得ることにある。
子を構成することを実現し、これ忙より集積度の極めて
高い半導体装置を得ることにある。
また本発明の他の目的は細幅でかつ十分な深さの溝を半
導体基板上に形成して集積度の高い半導体装置を製造す
る方法を提供することにある。
導体基板上に形成して集積度の高い半導体装置を製造す
る方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板に形成する溝の溝幅と深さとの比
を１＝４以上忙形成し、この溝内圧絶縁材や導体材等を
充填して回路素子を構成することにより、素子間分離、
キャパシタ、抵抗として十分満足できる特性を有する一
方で回路素子の微細化を図り、高集積化が達成できる。
を１＝４以上忙形成し、この溝内圧絶縁材や導体材等を
充填して回路素子を構成することにより、素子間分離、
キャパシタ、抵抗として十分満足できる特性を有する一
方で回路素子の微細化を図り、高集積化が達成できる。
また１反応ガスとして臭素（Ｂｒりガスを使用した反応
性イオンエツチング法により溝形成を行なうことにより
、溝幅と深さの比が１：４以上の溝を極めて容易に形成
でき、これ釦より高集積な半導体装置の製造を可能とす
るものである。
性イオンエツチング法により溝形成を行なうことにより
、溝幅と深さの比が１：４以上の溝を極めて容易に形成
でき、これ釦より高集積な半導体装置の製造を可能とす
るものである。
第１図は本発明の製造方法、即ちエツチング方法を実施
する装置の構成図である。内部を気密に保ち得るベルジ
ャ１内には上部電極２．下部電極３を対向配置し、エツ
チング処理されるシリコン（Ｓｉ）半導体基板（ウェー
ッ・）Ｗは下部電極３上に載置している。そして、上部
電極２をグランド接地し、下部電極３に高周波電力源４
を接続している。また、下部電極３にはセルフバイアス
用の直流電圧５を加えている。また、サセプタ等のウェ
ーハ加熱手段も付設している。前記ベルジャ１は上部に
反応ガス供給口６を開設し、かつ下部には排気ポンプ７
に連なる排気口８を開設し、これらの作用によってベル
ジャ１内を所要の真空ガス圧に設定できる。
する装置の構成図である。内部を気密に保ち得るベルジ
ャ１内には上部電極２．下部電極３を対向配置し、エツ
チング処理されるシリコン（Ｓｉ）半導体基板（ウェー
ッ・）Ｗは下部電極３上に載置している。そして、上部
電極２をグランド接地し、下部電極３に高周波電力源４
を接続している。また、下部電極３にはセルフバイアス
用の直流電圧５を加えている。また、サセプタ等のウェ
ーハ加熱手段も付設している。前記ベルジャ１は上部に
反応ガス供給口６を開設し、かつ下部には排気ポンプ７
に連なる排気口８を開設し、これらの作用によってベル
ジャ１内を所要の真空ガス圧に設定できる。
この構成の装置忙よれば、シリコン（Ｓｔ）半導体基板
１０への溝のエツチング形成は次のように行なうことが
できる。例えば、第２図面のように基板１００表面にＣ
ＶＤ法等により１，４μｍのＳｉｎ、膜１１を形成し、
更にその上にフォトレジト” ７４．．２＆ｉえオ、。
１０への溝のエツチング形成は次のように行なうことが
できる。例えば、第２図面のように基板１００表面にＣ
ＶＤ法等により１，４μｍのＳｉｎ、膜１１を形成し、
更にその上にフォトレジト” ７４．．２＆ｉえオ、。
ヶ５７．やゆ。７６，９ソグラフイ技術により同図（Ｂ
）のようにフォトレジスト膜１２に幅Ａが約１μｍの開
口を形成した上で基板１０を前記下部電極３上に載置す
る。そして、下部電極３に１３．５６ ＭＨｚ 、 ０
．１〜２ Ｗ／（ｙｑ”の高周波電力を印加し、かつ２
００〜８００Ｖの直流電圧を加えた上で、ガス供給口６
からＣ，Ｆ。
）のようにフォトレジスト膜１２に幅Ａが約１μｍの開
口を形成した上で基板１０を前記下部電極３上に載置す
る。そして、下部電極３に１３．５６ ＭＨｚ 、 ０
．１〜２ Ｗ／（ｙｑ”の高周波電力を印加し、かつ２
００〜８００Ｖの直流電圧を加えた上で、ガス供給口６
からＣ，Ｆ。
等のガスをベルジャ内に供給しかつ排気口８から真空引
きを行なって内部を５０ ｍＴｏｒｒ程度のガス圧にす
る。これにより、反応性イオンエツチング（ＲＩＥ）が
行なわれ、同図（Ｏのように７オトレジスト膜１２をマ
スクとしてｓｔｏｗ膜１１は１μｍの幅にエツチングさ
れる。
きを行なって内部を５０ ｍＴｏｒｒ程度のガス圧にす
る。これにより、反応性イオンエツチング（ＲＩＥ）が
行なわれ、同図（Ｏのように７オトレジスト膜１２をマ
スクとしてｓｔｏｗ膜１１は１μｍの幅にエツチングさ
れる。
次いで、基板１０表面のフォトレジスト膜１２を除去し
た後（除去方法は公知の任意の方法でよい）、今度はガ
ス供給口６から臭素（Ｂｒ２）ガスを供給し、ベルジャ
１内を純粋のＢｒ２ガス雰囲気とする。そして、ガス圧
を１０ ｍＴｏｒｒ程度に設定した上で電極に電力を印
加すれば、 Ｂｒ、を反応ガスとしたＲＩＥにより、５
ｔｙ２膜１１をマスクにして基板１０のエツチングが開
始される。所定時間のエツチングを行なうことにより、
同図■）のエツチング溝１３が形成される。
た後（除去方法は公知の任意の方法でよい）、今度はガ
ス供給口６から臭素（Ｂｒ２）ガスを供給し、ベルジャ
１内を純粋のＢｒ２ガス雰囲気とする。そして、ガス圧
を１０ ｍＴｏｒｒ程度に設定した上で電極に電力を印
加すれば、 Ｂｒ、を反応ガスとしたＲＩＥにより、５
ｔｙ２膜１１をマスクにして基板１０のエツチングが開
始される。所定時間のエツチングを行なうことにより、
同図■）のエツチング溝１３が形成される。
このようにして形成された溝１３は、溝幅が１μｍであ
るのに対しその深さＤは約８μｍであり極めて細幅で深
さの大きい溝であることが判る。
るのに対しその深さＤは約８μｍであり極めて細幅で深
さの大きい溝であることが判る。
そして、溝１３の底面は略平坦であり、溝幅は上部の開
口近傍において中間部の溝幅より若干小さくなっている
。このような狭い溝は、従来のガスを使用した方法では
得ることができず、前述したＢｒｚガスを使用したエツ
チング法では異方性が極めて強いことが判る。また、マ
スクとしてのＳｉｎ。
口近傍において中間部の溝幅より若干小さくなっている
。このような狭い溝は、従来のガスを使用した方法では
得ることができず、前述したＢｒｚガスを使用したエツ
チング法では異方性が極めて強いことが判る。また、マ
スクとしてのＳｉｎ。
膜１１の膜厚が０．４μｍ程度にしか低減されていない
ことから判るようにＳｔとＳｉｎ、との選択比も大きい
。本発明者の種々の実験によれば１：１３〜１６の選択
比が得られる。これらのことから。
ことから判るようにＳｔとＳｉｎ、との選択比も大きい
。本発明者の種々の実験によれば１：１３〜１６の選択
比が得られる。これらのことから。
このエツチング方法によれば、５ｉＯｚ膜１１を薄く形
成してそのマスクとしてのパターン形状をサブミクロン
のレベルにまで微細化しても、溝幅対溝深さの比が１：
４以上の微細溝を形成することは容易である。
成してそのマスクとしてのパターン形状をサブミクロン
のレベルにまで微細化しても、溝幅対溝深さの比が１：
４以上の微細溝を形成することは容易である。
ここで、エツチング形成した溝１３の内面の荒れを修正
する場合には、第３図のように一旦溝１３の内面を酸化
してＳｉｎ、薄膜１４を形成し、その後この５ｉｎ２薄
膜１４をエツチング除去する方法が良い。
する場合には、第３図のように一旦溝１３の内面を酸化
してＳｉｎ、薄膜１４を形成し、その後この５ｉｎ２薄
膜１４をエツチング除去する方法が良い。
このとき、第４回置のように〜（Ｃ’ｌに示す方法を用
いるのが良い。基板１０上に形成するエツチング用マス
クを薄い５ｉＯｚ膜１５，８１３Ｎ４膜１６、ＳｉＯ□
膜より厚いエツチングマスクとなるＣＶＤ５ｉＯｚ膜１
７の多層構造とする。溝１３の形成後に残ったＣＶＤ８
１０ｚ膜１７をウェットエツチング法等により除去する
。８１８Ｎ４膜６をマスクとして、同図（Ｂ）のように
露出している基板１０の表面上に熱酸化により酸化膜１
８を形成する。溝１３の開口部近傍では所謂バーズビー
ク１８ａが形成されて溝１３内面の８１０２膜１８の厚
さが大きくなる。Ｓｉ、Ｎ４膜１６をドライエツチング
法等圧より除去した後に前述と同様にＳｔｏｗ膜１５
、１８を除去して同図（Ｑのように良好な形状の溝が得
られる。開口周縁部の角１９Ａおよび溝底部の角１９Ｂ
が丸くされ、かつ、溝の幅が底部から基板１０の主表面
に向って除々に広くなるように形成された溝１３Ａが得
られる。これにより、溝１３Ａ内面の荒れが修正できる
。また、第４図（Ｏの工程の後、新たに基板１０の熱酸
化によって表面に酸化膜９を形成するとき、溝１３Ａ開
口周縁部１９Ａ。
いるのが良い。基板１０上に形成するエツチング用マス
クを薄い５ｉＯｚ膜１５，８１３Ｎ４膜１６、ＳｉＯ□
膜より厚いエツチングマスクとなるＣＶＤ５ｉＯｚ膜１
７の多層構造とする。溝１３の形成後に残ったＣＶＤ８
１０ｚ膜１７をウェットエツチング法等により除去する
。８１８Ｎ４膜６をマスクとして、同図（Ｂ）のように
露出している基板１０の表面上に熱酸化により酸化膜１
８を形成する。溝１３の開口部近傍では所謂バーズビー
ク１８ａが形成されて溝１３内面の８１０２膜１８の厚
さが大きくなる。Ｓｉ、Ｎ４膜１６をドライエツチング
法等圧より除去した後に前述と同様にＳｔｏｗ膜１５
、１８を除去して同図（Ｑのように良好な形状の溝が得
られる。開口周縁部の角１９Ａおよび溝底部の角１９Ｂ
が丸くされ、かつ、溝の幅が底部から基板１０の主表面
に向って除々に広くなるように形成された溝１３Ａが得
られる。これにより、溝１３Ａ内面の荒れが修正できる
。また、第４図（Ｏの工程の後、新たに基板１０の熱酸
化によって表面に酸化膜９を形成するとき、溝１３Ａ開
口周縁部１９Ａ。
溝底部１９Ｂにおける酸化膜９の膜質の低下を防止でき
る。溝１３Ａ内に熱酸化膜９、ポリシリコンを順に形成
した場合、酸化膜９の角部１９Ａおよび１９Ｂにおける
絶縁耐圧の低下を防止できる。
る。溝１３Ａ内に熱酸化膜９、ポリシリコンを順に形成
した場合、酸化膜９の角部１９Ａおよび１９Ｂにおける
絶縁耐圧の低下を防止できる。
さらに、溝１３Ａが底部にゆくに従って、幅が狭くなっ
ているので、溝内を埋込み材料によって埋込み易い。
ているので、溝内を埋込み材料によって埋込み易い。
なお、酸化膜９はＳｉ、Ｎ４膜６をマスクとして。
酸化膜１８除去後、再度基板表面を熱酸化することによ
って得ることができる。
って得ることができる。
溝１３の上部幅が若干小さくなることを防止するために
次のような方法によっても良い。溝の深さとＳｉ／Ｓｉ
Ｏ，の前記した選択比から算出してマスクとしてのＳｉ
ｎ、膜１１Ａを若干薄めに形成する。すると、第５図に
示すように、溝１３のエツチングの進行に伴なってｓｉ
ｏ、膜１１Ａの開口縁がテーバエツチングされて開口幅
が漸増する。
次のような方法によっても良い。溝の深さとＳｉ／Ｓｉ
Ｏ，の前記した選択比から算出してマスクとしてのＳｉ
ｎ、膜１１Ａを若干薄めに形成する。すると、第５図に
示すように、溝１３のエツチングの進行に伴なってｓｉ
ｏ、膜１１Ａの開口縁がテーバエツチングされて開口幅
が漸増する。
これにより溝１３の開口部も幅広にエツチングされて所
謂逆テーバが防止されることになる。
謂逆テーバが防止されることになる。
前述した例では溝１３の底面が平坦に形成されているが
、ベルジャ１内に若干のＯ，ガスを混入しておけば、第
６図のように、溝１３Ｂ底部においてエツチングされた
Ｓｔ酸成分直ちに反応して５ｉｎ２１９となり、溝１３
Ｂの周側面上に除々に付着して溝１３Ｂ幅を低減するよ
うに作用する。
、ベルジャ１内に若干のＯ，ガスを混入しておけば、第
６図のように、溝１３Ｂ底部においてエツチングされた
Ｓｔ酸成分直ちに反応して５ｉｎ２１９となり、溝１３
Ｂの周側面上に除々に付着して溝１３Ｂ幅を低減するよ
うに作用する。
これにより、エツチングの進行と共に溝底面が狭められ
、結果的に底面が傾斜ないし曲面上に形成されることに
なる。
、結果的に底面が傾斜ないし曲面上に形成されることに
なる。
次に１以上のように形成される溝を回路素子として応用
した実施例を説明する。
した実施例を説明する。
第７図は、溝を素子間分離に適用した例である。
即ち、Ｐ型シリコン半導体基板２０に溝２１を形成した
上で溝２１内面を酸化してＳｔＯ，膜２２を形成し、そ
の上でＣＶ Ｄ Ｓ ｉ Ｏ＊またはノンドープポリシ
リコン等で溝内を充填している。そして、このように構
成された素子間分離域２３，２３゜２３間にＰ型ウェル
２４．・Ｎ型ウェル２５を形成し、Ｎ生型半導体領域２
６やＰ＋型半導領域２７およびゲート電極２８．２８を
形成することにより夫々ＮチャネルＭＯ８ＦＥＴＱＮと
ＰチャネルＭＯ８ＦＥＴＱＰを構成でき、所謂ＣＭＯ８
が形成できる。
上で溝２１内面を酸化してＳｔＯ，膜２２を形成し、そ
の上でＣＶ Ｄ Ｓ ｉ Ｏ＊またはノンドープポリシ
リコン等で溝内を充填している。そして、このように構
成された素子間分離域２３，２３゜２３間にＰ型ウェル
２４．・Ｎ型ウェル２５を形成し、Ｎ生型半導体領域２
６やＰ＋型半導領域２７およびゲート電極２８．２８を
形成することにより夫々ＮチャネルＭＯ８ＦＥＴＱＮと
ＰチャネルＭＯ８ＦＥＴＱＰを構成でき、所謂ＣＭＯ８
が形成できる。
この０ＭＯ８によれば、素子間分離域２３，２３゜２３
が充分深く形成されているのでラッチアップの発生を防
止して信頼性を向上できる一方、溝は狭幅に形成されて
いるので微細化を達成でき高集積化に有効となる。
が充分深く形成されているのでラッチアップの発生を防
止して信頼性を向上できる一方、溝は狭幅に形成されて
いるので微細化を達成でき高集積化に有効となる。
第、８図は溝をダイナミック型ランダムアクセスメモリ
（Ｄ−ＲＡＭ）のメモリセル、特にキャパシタに適用し
た例である。即ち、Ｎ＋型半導体領域３１とゲート電極
３２とで構成されるＮチャネルＭＯ８ＦＥＴＱＮの隣接
位置のＰ型シリコン半導体基板３０上に溝３３を形成す
゛る。そして、溝３３内面に５ｉ０２膜３４を形成した
上で内部に低抵抗化したポリシリコン３５を充填しこれ
をキャパシタ電極として構成する。これにより、１素子
型のメモリセルを構成する。この場合、溝３３はその底
面を第６図のように曲面形状としておけば、ポリシリコ
ン３５の充填時における溝底部での絶縁耐圧低下の発生
を防止できる。
（Ｄ−ＲＡＭ）のメモリセル、特にキャパシタに適用し
た例である。即ち、Ｎ＋型半導体領域３１とゲート電極
３２とで構成されるＮチャネルＭＯ８ＦＥＴＱＮの隣接
位置のＰ型シリコン半導体基板３０上に溝３３を形成す
゛る。そして、溝３３内面に５ｉ０２膜３４を形成した
上で内部に低抵抗化したポリシリコン３５を充填しこれ
をキャパシタ電極として構成する。これにより、１素子
型のメモリセルを構成する。この場合、溝３３はその底
面を第６図のように曲面形状としておけば、ポリシリコ
ン３５の充填時における溝底部での絶縁耐圧低下の発生
を防止できる。
この構成によれば、溝３３は十分深く形成できるので、
キャパシタの面積を大きくでき、大容量のキャパシタ３
６が得られる一方、溝幅は小さいのでメモリセルの微細
化を図り高集積が達成できる。
キャパシタの面積を大きくでき、大容量のキャパシタ３
６が得られる一方、溝幅は小さいのでメモリセルの微細
化を図り高集積が達成できる。
第９図は溝をスタチック型メモリ（Ｓ−ＲＡＭ）のメモ
リセル、特に負荷抵抗に適用した例である。
リセル、特に負荷抵抗に適用した例である。
Ｎ十型半導体領域４１とゲート電極４２を有するＭＯ８
ＦＥＴＱＭに隣合って半導体基体４０上に溝４３を形成
し、この溝４３の内面に５ｉＯｚ膜４４を形成した上で
所定の抵抗率に調整したポリシリコン４５を充填し抵抗
体とする。このとき、溝４３底面の５ｉｎ２膜４４はエ
ツチング除去し、抵抗体の下端は電源電圧（４５Ｖ）が
印加されているＮ＋型埋込層４８に接続される。また、
上部にはポリシリコン配線部を接続する。この場合、溝
は第２図（２）のように底面が平坦な形状に形成するこ
とが必要である。なお、４８はＰ型シリコン半導体基板
％ ４９はＰ型エピタキシャル層である。
ＦＥＴＱＭに隣合って半導体基体４０上に溝４３を形成
し、この溝４３の内面に５ｉＯｚ膜４４を形成した上で
所定の抵抗率に調整したポリシリコン４５を充填し抵抗
体とする。このとき、溝４３底面の５ｉｎ２膜４４はエ
ツチング除去し、抵抗体の下端は電源電圧（４５Ｖ）が
印加されているＮ＋型埋込層４８に接続される。また、
上部にはポリシリコン配線部を接続する。この場合、溝
は第２図（２）のように底面が平坦な形状に形成するこ
とが必要である。なお、４８はＰ型シリコン半導体基板
％ ４９はＰ型エピタキシャル層である。
したがってこの例によれば、溝４３は十分深くできるの
で大きな抵抗値の負荷抵抗４６を容易に得ることができ
、かつ一方では細幅に形成できるのでセルの微細化、高
集積化が達成できる。
で大きな抵抗値の負荷抵抗４６を容易に得ることができ
、かつ一方では細幅に形成できるのでセルの微細化、高
集積化が達成できる。
（１） シリコン等の半導体基板に溝幅と溝深さの比が
１：４以上の溝を形成し、この溝を回路パターンの一部
として利用しているので、溝幅寸法を小さくして回路パ
ターンの微細化および高集積化を達成すると共に、溝の
深さを十分活用した回路構成を形成できる。
１：４以上の溝を形成し、この溝を回路パターンの一部
として利用しているので、溝幅寸法を小さくして回路パ
ターンの微細化および高集積化を達成すると共に、溝の
深さを十分活用した回路構成を形成できる。
（２）溝内に絶縁物を充填して０ＭＯ８等の素子間分離
用に利用しているので、溝の十分な深さにより素子間分
離効果を高めて０ＭＯ８におけるラツ１ チアツブを防
止する一方で高集積化が達成できる。
用に利用しているので、溝の十分な深さにより素子間分
離効果を高めて０ＭＯ８におけるラツ１ チアツブを防
止する一方で高集積化が達成できる。
（３）溝内に絶縁膜を形成した上で導電体を充填Ｉ５て
キャパシタを構成しＤ−ＲＡＭのメモリセルに適用して
いるので、溝の深さにより大容量のキャパシタを得るこ
とができ、かつ一方で高集積を達成できる。
キャパシタを構成しＤ−ＲＡＭのメモリセルに適用して
いるので、溝の深さにより大容量のキャパシタを得るこ
とができ、かつ一方で高集積を達成できる。
（４）溝内に絶縁膜を形成した上で内部に抵抗体を充填
し、５−ＲＡＭの負荷抵抗として構成しているので、溝
の深さにより必要な抵抗値を容易に得ることができ、か
つ一方では高集積化を図ることができる。
し、５−ＲＡＭの負荷抵抗として構成しているので、溝
の深さにより必要な抵抗値を容易に得ることができ、か
つ一方では高集積化を図ることができる。
（５） 反応ガスにＢｒ、ガスを使用してＲＩＥ法によ
るエツチングを行なうことにより、Ｓ ｉ ／ Ｓ ｉ
ｏｚの選択比を１：１３〜１６にでき、これにより５ｉ
ｏｔ膜をエツチングマスクに使用する際のマスクの薄膜
化を図ることができ、マスクパターンおよびエツチング
パターンの微細化および高集積化が達成できる。
るエツチングを行なうことにより、Ｓ ｉ ／ Ｓ ｉ
ｏｚの選択比を１：１３〜１６にでき、これにより５ｉ
ｏｔ膜をエツチングマスクに使用する際のマスクの薄膜
化を図ることができ、マスクパターンおよびエツチング
パターンの微細化および高集積化が達成できる。
（６）反応ガスにＢｒｌガスを使用することにより異方
性を強めることができ、前記（５）の選択比の増大と共
に細幅かつ深い溝を容易に形成でき、特に幅と深さの比
が１：４以上の溝を簡単に形成できる。
性を強めることができ、前記（５）の選択比の増大と共
に細幅かつ深い溝を容易に形成でき、特に幅と深さの比
が１：４以上の溝を簡単に形成できる。
（７）反応ガスをＢｒ２とする外は従来と略同じＲＩＥ
法でエツチングを行なっているので、装置は従前のもの
をそのまま使用でき設備等の点で有利である。
法でエツチングを行なっているので、装置は従前のもの
をそのまま使用でき設備等の点で有利である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、エツチング
装置は図示の平行平板電極構造に限られるものではなく
、他の構成のものでも同様なエツチング効果が得られる
。また。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、エツチング
装置は図示の平行平板電極構造に限られるものではなく
、他の構成のものでも同様なエツチング効果が得られる
。また。
形成する溝の幅や深さの違いに応じてエツチング条件は
変化される。更に素子間分離域、キャパシタ、抵抗等に
利用する際の製造方法や構造も適宜に変えることもでき
る。
変化される。更に素子間分離域、キャパシタ、抵抗等に
利用する際の製造方法や構造も適宜に変えることもでき
る。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリコン基板への溝
の形成およびこの溝を利用した半導体装置に適用した場
合について説明したが、それに限定されるものではなく
、他の半導体や半導体装置にも同様に適用できる。
をその背景となった利用分野であるシリコン基板への溝
の形成およびこの溝を利用した半導体装置に適用した場
合について説明したが、それに限定されるものではなく
、他の半導体や半導体装置にも同様に適用できる。
第１図は本発明方法を実施するエツチング装置の断面構
成図。 第２図（５）〜■は溝の形成工程を示す断面図、第３図
は表面荒れ修正方法を説明する断面図。 第４図囚〜（Ｑは耐圧を向上する方法を示す断面図、 第５図は逆テーパを防止する方法を示す断面図、第６図
は底面を丸く形成する方法を示す断面図。 第７図は０ＭＯ８の素子間分離用に適用した例の断面図
、 第８図はＤ−ＲＡＭに適用した例の断面図。 第９図は５−ＲＡＭに適用した例の断面図である。 １・・・ベルジャ、２・・・上部電極、３・・・下部電
極、４・・・高周波電力源、６・・・ガス供給口、８・
・・排気口、１０・・・Ｓｉ基板％１１．１１Ａ・・・
５ｉｆｔ膜、１２・・・フォトレジスト膜、１３，１３
Ａ、１３Ｂ・・・溝、１４・・・５ｉｎ２．１５・・Ｓ
ｉｎ２％ １６・・・Ｓｔ、Ｎ、、１７−ＣＶＤ５ｉＣ
ｈ、１８・＝ＳｉＯｚ、１８ ａ−・・バーズビーク（
５ｔｏ２）、１９・・・Ｓ １０２．２０・・・Ｓｉ基
板、２１・・・溝、２２・・・５ｉ０２．２３・・・素
子間分離、２４・・・Ｐ型ウェル、２５・・Ｎ型つェル
％ ２６．２７・・・拡散層、２８・・・ゲート電極、
３０・・・Ｓｉ基板、３゛１・・・拡散層、３２・・・
ゲート電極、３３・・・溝、３４・・・５ｉＯｚ、３５
・・・ポリシリコン、３６・・・キャパシタ、４０・・
・Ｓｉ基板、４１・・・拡散層、４２・・・ゲート電極
、４３・・・溝、４４・・・Ｓｉｎ、、４５・・・ポリ
シリコン（抵抗体）、４６・・・負荷抵抗、Ｗ・・・ウ
ェーハ。 第 １ 図 第 ２ 図 （Ｃ） とρ２ ｊ 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図
成図。 第２図（５）〜■は溝の形成工程を示す断面図、第３図
は表面荒れ修正方法を説明する断面図。 第４図囚〜（Ｑは耐圧を向上する方法を示す断面図、 第５図は逆テーパを防止する方法を示す断面図、第６図
は底面を丸く形成する方法を示す断面図。 第７図は０ＭＯ８の素子間分離用に適用した例の断面図
、 第８図はＤ−ＲＡＭに適用した例の断面図。 第９図は５−ＲＡＭに適用した例の断面図である。 １・・・ベルジャ、２・・・上部電極、３・・・下部電
極、４・・・高周波電力源、６・・・ガス供給口、８・
・・排気口、１０・・・Ｓｉ基板％１１．１１Ａ・・・
５ｉｆｔ膜、１２・・・フォトレジスト膜、１３，１３
Ａ、１３Ｂ・・・溝、１４・・・５ｉｎ２．１５・・Ｓ
ｉｎ２％ １６・・・Ｓｔ、Ｎ、、１７−ＣＶＤ５ｉＣ
ｈ、１８・＝ＳｉＯｚ、１８ ａ−・・バーズビーク（
５ｔｏ２）、１９・・・Ｓ １０２．２０・・・Ｓｉ基
板、２１・・・溝、２２・・・５ｉ０２．２３・・・素
子間分離、２４・・・Ｐ型ウェル、２５・・Ｎ型つェル
％ ２６．２７・・・拡散層、２８・・・ゲート電極、
３０・・・Ｓｉ基板、３゛１・・・拡散層、３２・・・
ゲート電極、３３・・・溝、３４・・・５ｉＯｚ、３５
・・・ポリシリコン、３６・・・キャパシタ、４０・・
・Ｓｉ基板、４１・・・拡散層、４２・・・ゲート電極
、４３・・・溝、４４・・・Ｓｉｎ、、４５・・・ポリ
シリコン（抵抗体）、４６・・・負荷抵抗、Ｗ・・・ウ
ェーハ。 第 １ 図 第 ２ 図 （Ｃ） とρ２ ｊ 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成した溝の幅寸法と深さ寸法の比を
１：４以上とし、かつこの溝内に絶縁材。 導体材等を充填してこれを回路パターン素子の一部とし
て構成したことを特徴とする半導体装置。 ２、溝の底面を平坦に形成してなる特許請求の範囲第１
項記載の半導体装置。 ３、溝の底面を曲面ないし傾刺させてなる特許請求の範
囲第１項記載の半導体装置。 ４、溝の開口周縁部をテーバ状に形成してなる特許請求
の範囲第１項ないし第３項のいずれかに記載の半導体装
置。 ５、溝内に絶縁物を充填して素子間分離域として構成し
てなる特許請求の範囲第１項ないし第３項のいずれかに
記載の半導体装置。 ６、溝内面に絶縁膜を形成し、内部を導体で充填してキ
ャパシタを構成してなる特許請求の範囲第１項、第３項
および第４項のいずれかに記載の半導体装置。 ７、 溝内側面に絶縁膜を形成し、内部に抵抗体を充填
して縦型の抵抗として構成してなる特許請求の範囲第１
項、第２項および第４項のいずれかに記載の半導体装置
。 ８ 反応ガスにＢｒ２ガスを使用し、反応性イオンエツ
チング法により半導体基板に溝を形成することを特徴と
する半導体装置の製造方法。 ９、半導体基板はシリコン基板であり、Ｓｉｇｈ膜をエ
ツチングマスクとしてなる特許請求の範囲第８項記載の
半導体装置の製造方法。 １０、溝のエツチング形成後に溝内面を酸化してＳ１０
．膜を形成し、次いでこのＳｉｎ、膜をエツチング除去
して溝内面の荒れを修正する特許請求の範囲第９項記載
の半導体装置の製造方法。 １１ 溝内面の酸化時に溝開口周縁部にバーズビークを
形成し、その後この酸化部分をエツチング除去すること
により溝開口周縁部をテーパ状に形成する特許請求の範
囲第１０項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113003A JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59113003A JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60257539A true JPS60257539A (ja) | 1985-12-19 |
| JPH0644591B2 JPH0644591B2 (ja) | 1994-06-08 |
Family
ID=14601004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59113003A Expired - Lifetime JPH0644591B2 (ja) | 1984-06-04 | 1984-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644591B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242445A (ja) * | 1985-05-03 | 1987-02-24 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製造方法 |
| JPS62250662A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 相補型半導体装置 |
| JPS6446931A (en) * | 1987-08-17 | 1989-02-21 | Fujitsu Ltd | Etching of silicon trench |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157540A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-06-04 JP JP59113003A patent/JPH0644591B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157540A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242445A (ja) * | 1985-05-03 | 1987-02-24 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製造方法 |
| JPS62250662A (ja) * | 1986-04-24 | 1987-10-31 | Agency Of Ind Science & Technol | 相補型半導体装置 |
| JPS6446931A (en) * | 1987-08-17 | 1989-02-21 | Fujitsu Ltd | Etching of silicon trench |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644591B2 (ja) | 1994-06-08 |
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