JPS60259023A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、デジタル信号をアナログ信号に変換するデジ
タル・アナログ（Ｌ）／Ｊ’、）変換器に関する。

〔従来技術〕

従来から、種々の方式のｉ）　／　ｔ’−変換器が信号
源等に１史用されているが、一般にｎビットのＤ／Ａ変
換器の揚台、各ビットは電流源から構成されており、ｋ
番目のビットＩｉ（＝　２’−’　＊　Ｉ、の大きさの
一組の直流電流を発生する。ただし■１は最下位ビット
の電流源か７ら発生される電流の大きさである。

入力される二進数に応じて、Ｄ／ｋＶ換器の制御器は電
流Ｉｋの選択された一つをｌ）／Ａ変換器の出力１部に
導く。一般に、電流Ｉｋは二進数のに番目のビットが１
であるときに限ってＤ／Ａ変換器の出力部に導かれる。

したがって［）／Ａ変換器の出力部に導かれたこれらす
べての電流の相は二進数に比例する。

実際には、連続するＩｋの比はＩｋに小さな誤差がある
ため正確に２ではない。これら誤差の各々は出力電流が
ｎビットの正確さで発生するように最下位電流ＩＩ　Ｋ
比較して小さくなければならない。

ビットの数が増すにつれて、対応する精度の１％（を発
生するのがますます困難になる。従来の］）／Ａ変換器
で使用される電流源としで、１１（を第１３図に示すよ
うにＲ−２Ｒラダーを用いて発生する方式がある。Ｉｋ
の各々の精度は、Ｒ−２Ｒラダーの構成質素である抵抗
値の精度と各２Ｒ抵抗器の右側の端子にかかる電圧の均
一性とによって決まる。

分解能が１０ビット以上のＤ／Ａ変換器については、精
密に揃った抵抗器をチップ面積が適度なモノリシックの
形で作るために製作後高価なレーザトリミングを行うか
あるいは抵抗器と並列に設けたンエナ〜ダイオードを短
絡することにより抵抗値を調整する選択的ツェナーダイ
オード短絡技法（ｓｅｌｅｃｔｉｖｅ　ｚｅｎｅｒ　、
ｄｉｏｄｅ　ｓｈｏｒｔｉｎｇ　ｔｅｃｈｎｉｑｕｅｓ
　）を利用する必安がある。

１精度モノリシンク、［）／Ａ変換器用動的要素整合Ｊ
　（ｒＤｙｎａｍｉｃ　ＥＬｅｍｅｎｔ　Ｍａｔｃｈｉ
ｎｇ　ｆｏｒ　ＨｉｇｈＡｃｃｕｒａｃｙ　Ｍｏｎｏｌ
ｉｔｈｉｃ　Ｄ／Ａ　Ｃｏｎｖｅｒｔｅｒｓ　Ｊ、Ｉｇ
ＥＥ　ＪＳＳＣ１７９５・−８００ページ、５ｃ−１１
゜１９７６年１２月発行）と題する文献には、第１４図
に示すように、構成要素の不整合性から生ずる誤差を平
均化するように電流の流れを制御するスイッチを用いる
技術が開示されている。この方法では大きさ２Ｉの電流
が、それぞれの大きさがＩの二つの電流を発生する第１
の分割器１４１に供給される。しかし、第１分割器１４
１の構成部品の不整合のため、第１分割器１４１の各出
力電流の大きさは、第１の電流が（１＋ｅ）＊Ｉ　第２
の電流が（１−ｅ）＊■　となる。ただしｅは得られた
二つの電流の誤差の童である。これら二つの電流は５０
％デー−ティサイクルを有するクロックに応答する第１
のスイッチ１４２に供給される。クロックサイクルの最
初の半サイクルの間に、第１の電流は出力端子ａに、第
２の電流は出力端子すに導かれる。

クロックブイクルの他の半サイクルに、第１の電流は出
力端子すに、第２の電流は出力端子ａに導かれる。デー
−ティサイクルが正確に５０％であれば、出力端子ａに
おける平均電流■ａと出力端子すにおける平均電流Ｉｂ
とはそれぞれＩに等しくなる。同様に、分割器１４３，
１４５およびスイッチ１４４，１４６を用いて各電流を
ｌ／２に分割する。

一般て、デー−ティサイクルは５０％といくらかの分数
誤差ｆとの和（すなわち、デユーティサイクルは０．５
＊（１＋ｆ）である）であるので、電流Ｉａは（１＋ｅ
ｆ）＊Ｉに等しく、Ｉｂは（１−ｅｆ）＊Ｉに等しい。

この場合、誤差はｅではなくｅｆ　であるから、第１ス
イツチおよび分割器の構成要素の精度が多少悪（でもＩ
ａおよびＩｂの精度を劣化おせることはない。第１４図
のように一連の分割器とスイッチとを直列に接続してｌ
）’／Ａ変換器に使用１−るための−組の二進値に対応
する出力電流（二進スケール電流）を発生することがで
きる。この技法によれば構成要素に必安な精度は幾分低
くなるが、その機構はなおデー−ティサイクルの精度等
によって制限される。したがってそのように限定されな
い新しい形式の二進スケールの電流源を備゛るのが望ま
しい。

〔発明の目的〕

本発明は高精度なｌ）／Ａ変換器を提供することを目的
とする。

〔発明の概安〕

本発明によれば、二進スケールの電流を発生するための
制御信号のチューティサイクル間に、二進関係を持たせ
ており、これによって二進ス４−ルの電流源が形成され
る。この機構を本願明細書では、［重み付デーーティサ
イクルｌ　（ＷＤＣ）機構と言う。この電流源を利用す
ることによりＤ／Ａ変換器を構成する。

二進スケール電流源は、ｋ二〇、・旧・・口に対する一
組のｎ　＋　ｌ　ｌｌｉ！ｉＩの制御信号Ｂｋを発生す
るために二進カウンタおよびデコーダを使用している。

ｋ番目の制御信号（ｋ＝１からｎまで）に対するデーー
ティ丈イクルは０番目の制御信号のデー−ティサイクル
の２　倍である。−組の○＋１個のスイッチＭ、）、・
・曲、Ｍｏが大きさＩの直流電流源に並列に接続されて
いる。各スイッチＭｋは制御信号株で制真される。制御
信号の形状は任意の与えられた時間に、制御信号Ｂｋの
唯一に限り高であるように選定される。この結果、スイ
ッチＭ１（はＢｋが高のとき全電流■をその出力に導く
。したがって、Ｍｋの出力での電流１Ｋ（ｋ＝１からｎ
）の平均値■には２に−ｎ−１＊■　に等しくなる。各
出力電流ＩＫは関連する低域フィルタを通過して１１に
比較して全リップルを無視し得る（たとえば１１のｌ／
８より小さい）直流電流を発生′１−る。これら直流電
流はＤ／Ａ変換器に使用するには好適の二進スヶ−ルミ
流である。

制御信号のタイミングに関する誤差によるＩｋ中の誤差
を除（には、一対の相補性スイッチＭ　ＣｏとＭ　ｃ＋
とを電流源ＩとスイッチＭｋとの間に接続する。

これらのスイッチは電流■を一連の等しいパルスとして
スイッチノ■にの入力に供給するように働く。

パルスのタイミングはどの制御信号もこれらパルスの一
つの期間中に遷移な生じないようになっている。したが
って、電流ＩＫは電流■のこれらのパルスの一つながり
であって、ｉＫの中のこのよ５なパルスの平均的割合は
１１の中のパルスの割合の２に一１倍である。

重基付チューティブイクル（ＷＤＣ）機構の実施例は二
つある。第一のものを本願明細書では［重み付パルス幅
ｊ　（ＷＰＷ）機構と名付けるが、これにおいては、そ
れぞれの制御信号は周期′ｒの周期信号であって、制御
信号Ｂｋ（ｋ二１からｎに対して）の形状は幅２　＊′
ｒの一つの連続パルスに対して各周期′ｒの期間中Ｂｋ
が高になるようになっている。「重み付繰返し率Ｊ（Ｗ
ＲＲ）機構と名付けるもう一つの実施例では、Ｂｋ（ｋ
二１から口までについて）は周期信号であって幅２＊Ｔ
の２に一１個のばらばらのパルスから構成されてい谷た
だしここで′ｒはすべてのＢｋの集まりに対する群パタ
ーン繰返し周期である。

ＷＤＣ機構には主な誤差源が二つある。第一の誤差源は
スイッチＭｋへの共通入力部に存在する寄生容量Ｃｐで
ある。スイッチＭｋには電界効果トランジスタ（Ｅ’Ｅ
Ｔ）を使用するのが便利である。

共通入力部にパルス電流を加えるとこの共通入力点で電
流パルスと同じ周波数で電圧値が高レベルおよび低レベ
ル間で交替する。Ｅ’　Ｅ　’Ｌ”スイッチＭｉ（０間
にはゲート電圧と閾値電圧とにおける差異が避けられな
いから、これら高低レベルの電圧値は全く同じではない
。このため一つのスイッチＭｋが導通している期間の成
る時期に電荷が寄生容量に移動する。この寄生容量との
間の電荷の正味の遷移により、Ｍｋを通るパルスにも差
異が生ずる。

Ｉｋへの影響は制御信号Ｂｋの単位時間あたりの遷移の
数に比例し、したがって制御信号Ｂｋの単位時間あたり
の遷移の数が制御信号Ｂ１の単位時間あたりの遷移の数
の２　倍である重み付繰返し率機構では問題は一層重大
になる。第二の誤差源は直流電流１にの他に出力に現わ
れる残留リップルである。

低域フィルタは各Ｉｋのこの誤差を１１と比較して無視
できる（たとえば、Ｉ＋のｌ／８より少い）ようにする
ために使用される。

〔実施例〕

第１図は、本発明のＤ／Ａ変換器の一部な示すブロック
図である。第１図では、３ビツトの場合を示している。

電流ｉｌｌは電流■を、［’Ｅ’［’１３〜１６から成
るスイッチＭ　ｏ　”　Ｍ　３が接続されている線路１
２に供給する。ｋ番目のスイッチＭｋはＦＢ’Ｉ’Ｍｋ
　のゲートに加えられる制御信号Ｂｋに応答して開閉す
る。ｋ番目の制御信号Ｂｋのデユーティサイクルは０番
目の制御信号Ｂ。と１番目の制御信号Ｂ１どのデー−テ
ィサイクルの２に一１倍である。制御信号のタイミング
と形状とは与えられた時間に制御信号の一つにかぎり高
になって４えられた時間にスイッチの一つだけが導通す
るように選定される。この結果、ｋ番目のスイッチの出
力部に、サイクルの分数　の期間中ｒに等しく、サイク
ルの残りの期間中０になる電流ｉＫが生ずる。

各ａ流ｊｇ　（ｋ　＝　１　カラｎ　マチ）　ｋｌ大キ
サ２１ｃｍｎ−’＊′ｒの直流電流Ｉｋであり、低域フ
ィルタを通して流れる。電流■１とＩｎとはそれぞれ二
進スケール電流の最下位ビット（Ｌ’ＳＢ）と最上位ピ
ッ）（ＭＳＢである。電流１ｏは二進スケール電流の一
つではなく、したがって、（）／Ａ変換器の出力信号を
発生するためにＤ／Ａ変換器の制御部には供給されない
。たとえばｉｏは大地に落すことができる。

発生させやすい制御信号の形式は２種類あり。

これを第２図に示す。これら二つの形式による機構をこ
こでは重み付パルス幅（ＷＰＷ）機構および重み付繰返
し率（ＷＲＲ）機構と呼ぶ。これら筒機構において、制
御信号は群パターン繰返し周期′ｒを有する周期信号で
あり、この周期ですべての制御信号がそりバタ＝ンを繰
返す。ＷＰＷ機構では、ｋ＃目の制御信号Ｂｋ（ｋ：１
からｎに対して）の一つの周期内に、制御信号は持続時
間２に−ｏ−ｒ＊＋ｒの一つのパルスを含んでいる。Ｗ
　Ｒ’Ｒ機構では、一つの群パターン繰返し周期Ｔの間
に、制御信号Ｂｋ（ｋ＝１カ６ｎｌｃＪｔｌテ）＆！持
続時間２　＊　’ｒの２に−１個のパルスを含んでいる
。前記両機構の制御信号においてパルスのタイミングは
与えられた時間にただ一つの制御信号が高レベルになる
ようになっている。これら制御信号の発生について第９
〜１２図に関連して後述する。

■ｋが発生ずる場合の精度は、制御信号のチューティサ
イクルの精度によって決まる。制御信号の各々のデユー
ティサイクルの誤差はＢＯおよびＢ１のデー−ティサイ
クルと比奴して小さくなければならないので、電流は最
下位二進スケール電流■】の値の端数以内に正確なり／
Ａ、変換器全出力電流を発生する心安がある。この制限
はこの機構で発生することができる正確度のビットの数
口をきびしく制限する。第３図にこの制御信号のデユー
ティサイクルの精度に対する感受性を除く重み付デユー
ティサイクル型二進スケール電流源の実施例を示す。

第３図において、ＦＵ２’ｌ？３１５オよび３１６から
成る一対のスイッチＭｃＯとＭ（、とが第１図の回路に
付加されている。この追加したスイッチの目的は制御信
号の遷移と重ならないパルスでスイッチＭｏ、・・・・
・・、Ｍ、に電流Ｉを供給することである。説明の便宜
上、ＭＣ，とＭ。ｌとをパルススイッチと呼び。

Ｍｏ、・・・・・・、Ｍｎを二進スイッチと呼ぶことに
する。

ＭＣＯはタロツク信号ＣＬＫに応答し、ＭＣＩはクロッ
ク信号の補数−〇ＬＫ　に応答する。第４図に二進スイ
ッチに供給される電流パルス（斜線を施した区間に発生
する）と二進スイッチ用制御信号との関係を示す。

パルススイッチＭ。０．ＭＣＩは電流■をクロック信号
が高になっている期間にだけ二進スイッチに送るように
働く。第７図を参照して更に詳しく後述するが、制御信
号とクロック信条とは同じ水晶発振器の出力信号に応答
して発生する。電流しまＣＬＫ内のパルスの期間だけ関
連する二進スイッチに流れ、このパルスの間は制御信号
によって遷移が起らないので、関連する二進スイッチの
各々を流れる電流の持続時間は制御信号Ｂｏ、・・・・
・・、Ｂ、の遷移のタイミングや形状の小さな誤差には
影響されない。

ＷＤＣ機構には主な誤差源が二つある。第一の誤差源は
二進スイッチの入力部が接続されている線路３２に存在
する寄生容量３１７によって生ずる。

この寄生容量の値をＣ１で表わす。この誤差の原因は第
５Ａ図を参照すれば埋）昇′１−ることかできる。

第５Ａ図には、クロック信号ＣＬＫ、３ビツト二進スケ
ール電流源の場合の制御信号Ｂ＋、・・・・・・、Ｂ３
、線路３２の電圧■、および寄生容量３１７への電流ｌ
を示しである。

線路３２０電圧■の時間変動は第５Ｂ図を参照すれば理
解することができる。第５Ｂ図にはドレイン電流Ｉｎ対
ゲート・ソース間電圧ＶＣＳの代表的プロットを示しで
ある。この図で、ＶＴはＩＤが本質的にＯであるゲート
・ソース間電圧の閾値であり、ＶＧａ　（Ｉ）はＬが電
流源ｌｌの電流Ｉに等しくｔｘルケート・ソース間電圧
の値である。パルススイッチＭｃ、が断になると、電圧
Ｖが、スイッチＭｋが非導通になるようなレベルへ増加
するまで、高レベルの制御信号Ｂｋに関連するスイッチ
Ｍｋを介して容量３１７は充電される。したがって、高
レベル電圧はＶｋｈ二Ｖｋｃ　ＶＴＫであり低レベル電
圧はＶＫ、＝ＶＫＧ　ＶＫ（Ｉｓ（Ｉ）である。ここで
Ｍｋは高レベル制御電圧が印加された二進スイッチであ
り、Ｖｖｃ。

は二進スイッチＭｋ　Ｋ対するゲート電圧の高レベル値
であり、ＶＫＴは二進スイッチＭｋの閾値電圧であり、
ＶｉＧｓ　（Ｉ）は二進スイッチＭｋのドレイン電流が
■に等しい場合のゲート・ソース間重圧である。

これら高、低レベルの値が第５Ａ図に示すようにに二進
スイッチＭｋ間の整合が不充分のためすべλ てのスイッチについて等しくないとき、寄生容量３１７
が、スイッチが導通り間、スイッチを通って移動する正
味の電荷に影響することになる。線路３２にかかる風圧
が遷移する間に寄生容量３１７に移動する電、荷は遷移
の時刻″における寄生容量３１７へり電流１の電流スパ
イクの下の面積に等しい。

この面積は寄生容ｚ３ｔ７に比例するとともにその遷移
のときの電圧Ｖの変化にも比例する。Ｂ３におするｔ＝
１からｔ−５までの最初のパルスの間には、を二１にお
ける電圧はｔ：５における電圧と等しいから寄生容量３
１７への電荷の正味の移動は起らない。こりため、を二
２およびｔ二４における１の電流スパイクの面積は大き
さが等しく、符号が反対であり、したがってｔ二１とＬ
二５との間では正味電荷が寄生容量３１７に移行しない
。

しかしなから、ｌ＝５では、電圧がｔ二９におけろ電圧
と等しくないから、その期間内に寄生容量３１７に移動
する正味電荷はＯではない。スイッチＭ２はその期間導
通しているから、このために１２の値に誤差を生ずる。

Ｂ２内のパルスは常に８３内のパルスに追従するから、
スイッチＭ２を通る電荷の移動ごとにこの同じ誤差が生
ずることになり、したかってＩ２の誤差はＢｚ内にこり
）ようなパルスが発生する割合に比例１−ることになる
。したがって、この問題は重み付は繰返し率＠構では遷
移の数が増すため重み付は繰返し機構では重み付パルス
幅機構よりもはるかに重大になる。

ｋ番目の出力に対する正味の誤差電流ＩｅｒｒはＩｅｒ
ｒ　”−ｖ＊Ｃｐ　＊Ｆｘ である。ここでＦＫは８にの基本周波数でありＶはＢｘ
　内のパルスの始まりの時刻と終りの時刻との間の電圧
＄■の差の平均値である。１２ビツト二進スケール電流
源（すなわち、ｎ二１２）の場合、１０９Ｆ　Ｉ７）寄
生容量、Ｖに対する１００ｒｎｖの値、および電流■。

ｍｌＯｍＡに対して、重み付繰返し率機構はＩ　ｅｒｒ
がＩ１のｌ／８　より少（なければならない場合、多く
とも１．２　Ｍ）ＩＺ　のクロック速度にＩ］限される
。１２ビツト二進スケール電流源の場合、Ｆｎは重み付
繰返し率機構では重み付パルス幅機構でよりも２０４８
倍大きく、したがって、その他の条件が等しければ、Ｗ
ＰＷ機構ではＷＲＲ機構よりもクロック速度を２０４８
倍速くすることができる。

第二の誤差源はその出力電流に関連するｉｇがその関連
する低域フィルタを通して濾波されてからの各出力電流
内に残っているリップルである。この二進スケール電流
源に使用するのに好適な低域フィルタは第６図のフィル
タである。このフィルタは直列に接続された三つのＲＣ
フィルタから構成されている。各フィルタの抵抗器Ｒは
そのフィルタの各段の前後の直流降下電圧Ｖｄｃが便利
な値（たとえばｌボルト）になるように選ばれる。次に
容ｔＣは残留リップルのピークからピークまでの値がｒ
に比較して無視し得る（たとえば、■蓋の］／８よりｌ
トさいンよつに選ばれる。このためフィルタ内の容量Ｃ
の値は最上位電流ｉＫに対して重み付繰返し率機構ノ場
合：ｏＳ２＊　Ｉ　＊　２−”／３木’［’／Ｖｄｃ重
み付パルス幅機＋ｇのｔａ合：　０．０９　＊　Ｉ　＊
　２　ｎ／３＊　Ｔ／Ｖ（１ｔ−でなければならない。

第７図に蔗み付デユーティサイクル機構を使用している
二進スケール電流源を含むＤ／Ａ変換器のブロック図を
示す。電流源７０は二進重み付電流を発生するように制
御可能に切替えられる電流■を発生する。二相クロック
発生器７１は水晶発振器７２からの出力信号に応答して
互いに９０度だけ位相がずれている一対のクロック信号
を発生する。このクロック信号の第一の信号はタロツク
信号ＣＬＫとその補数−ＣＬＫとを発生するクロックバ
ッファ７３に供給される。パルススイッチ７４と７５と
はそれぞれＣＬＫおよび−ＣＬ　Ｋに応答するが、電流
源７０に接続されて一組の二進スィッチ７１２０入力部
に電流のパルスを供給する。

一対のバッファ７６と７７とはパルススイッチをバッフ
ァしてパルスのデユーティサイクルが二進スケール電流
源の他の点に存在する信号によって変調されないように
している。

クロック信号の第２の信号ＣＬＫ’は、ロピットの二進
カウンタ７１０、デコーダ７９．ｎ＋１ビットのデータ
のラッチ７８に供給される。二進カウンタ７１０の出力
に応答して、デコーダ７９は一組のΩ＋１個のディジタ
ル制御信号を発生する。第二のクロ２り信号に応答して
、データラッチ７８は１３個の制御信号のそれぞれをバ
ッファ増幅器７１１を介して二進スイッチの関連する一
つのゲートに加える。第７図のスイッチＭ、の電流はダ
ンプされる。第７図のｎ　＋ｍのスイッチＭ　＋、・・
・・・・、Ｍ、の電流は一組の低域フィルタ７１７に加
えられる。得られる二進スケール電流は［）／Ａ変換器
の制御部７１３への０本の一組の線路７１６に加えられ
る。ｋ番目の最下位電流ＩＩ（は入力部７１４から制御
部７１３に入る二進数のに番目の最下位ビットと関連し
ている。二進数内の１であるビットに対しては、その関
連する二進スケール電流が、出力電流が二進数に比例す
るようにＪ）／Ａ変換器の出カフ１５に導かれる。

第８図に重み付デユーティサイクル機構を使用している
実施例中の各種ＭＯＳトランジスタの幅対長さの比の代
表値と各種信号の電圧レベルとを示す。第９図にＷＲＲ
機構の二相クロック発生器７１、二進カウンタ７１０、
およびデコーダ７９に使用するのに好適な回路を示す。

この回路は直列に接続されているｎ個のマスタスレーブ
・トグル・フリップフロップの一部９１を使用している
。

フリップフロップの各々の出力Ｑｍと出力Ｑｓとはそれ
ぞれマスク出力とスレーブ出力とである。ＮＯＴゲート
９２とＡＮＤゲートの組９３とはマスク出力に接続され
て制御信号Ｂｋを発生ずる。この回路の信号間の関係を
第１Ｏ図に示す。第９図と第１０図とに類似している。

対応するＷＰＷ用ブロック図を第１１図、第１２図に示
す。

〔発明の効果〕

本発明によれば、高精度なり／＆変換器を提供できる。

【図面の簡単な説明】

第１図は本発明のｌ）／Ａ変換器の原理を示すブロック
図。 第２図は第１図のｌ）／Ａ変換器のタイミング図。 イミング図。 第５Ｂ図は、本発明に使用するＥ”ＥＴスイッチの特性
図。 第６図は、本発明に使用する低域フィルタの回路図。 第７図は、本発明の第１実施例を示すブロック図。 第８図は、第７図の各構成愛素の大きさを示す説明図。 第９図は、本発明に使用する制御回路の第一実施例を示
すブ０７り図。 第１Ｏ図は、第９図のタイミング図。 第１１図は、本発明に使用する制御回路の第２実施例を
示すブロック図。 第１２図は、第１［図のタイミング図。 第１３図、第１４図は、従来のＤ　／　Ａ変換器のブロ
ック図。 １７〜１９：低域フィルタ、 Ｍｏ−５−Ｍ３　＋　Ｍ　ｃｏ　＋　Ｍ　ｃ＋　：スイ
ッチ、３１７：浮遊容量、　７１：２相りロック発生器
、７２：水晶発振器、７３：バッファ、 ７８：ラノチ、　７９：デコーダ、 ７１０　：二進カウンタ、　７１１：バッファ増幅器、
７１３：制御部、　７１７：低域フィルタ。 出願人　横河化ニーレット・バソカード株式会社代理人
　弁理士　長　谷　川　次　男 −■ ＩＧ　Ｉ ＩＧ　２ ＦｆＧ　３ ゜１ く ば） ＬＬ−り し− ５ｃ Ｂｏ− ３ ＬＬ′ ｕｌ）ｏｏ＋Ｉ′　＼ −＼＼−

Claims (1)

【特許請求の範囲】
1. 並列接続された第１−第ｎ（ｎは整数）スイッチ手段と
   、前記各スイッチ手段に電流を供給する電流源手段と、
   第ｋ（ｋはｎ以下の整数）スイッチを前記第１スイツチ
   の２　倍のア二一アイサイクルで開閉制御する制御手段
   とを具備して成るＤ／Ａ変換器。