JPS60260148A - セツト可能な記憶セル及び該セルを具備した集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 後の読取シに用いられる二進情報を記憶するよう構成さ
れたプログラム可能記憶プレイは先行技術で既に知られ
ている。１９７２年１０月１７日付でニール（Ｎｅａｌ
　）に付与された米国特許第３，６９９，５４３号に開
示されている如き先行技術のアレイはＸ及びＹアドレス
ラインセットを有し、これらアドレスラインが互に絶縁
されている先行技術では各交差点にダイオードの如き電
気絶線素子をセット可能記憶素子と直列に設ける方法も
用いている。この場合この直列アセンブリは対応Ｘアド
レスラインと対応Ｙアドレスラインとの間に接続されて
アドレス可能メモリセルを構成する。

この種のアレイは１９８０年５月３０日にシャンクス（
５ｈａｎｋｓ　）に付与された米国特許第４２０３．１
２３号にも記載されている。シャンクスはアモルファス
シリコン材料で絶縁ダイオードを形成することを指摘し
ている。このようなダイオードは１９８０年１０月７日
付でオプシンスキー（Ｑｖａｈｉｎｓｋｙ　）に付与さ
れた米国特許第４．２２６．８９８号に記載されている
。この特許第４．２２６．８９８号はＰＮ接合ダイオー
ドとＰＩＮ型ダイオードとを開示している。

シャンクス等の先行技術は更に高導電率又は低導電率を
有すべくセット又はリセットされ得るアモルファスカル
コゲン化物材料をメモリ素子として使用することも教示
した。シャンクスの特許に示されている如き先行技術で
はアモルファスシリコンダイオードをカルコゲン化物を
ペースとするメモリ素子の物理的上方又は下方に設ける
ことが示された。ニールはこれらダイオードをセット可
能メモリ素子に対してオフセットすることを教示してい
る。

有用なプレイを製造する可能性に加え、選択した記憶場
所を製造プロセスの間又は後で１又は０に該当する状態
にセットすることも必要である。

リードオンリーメモリを得る場合はプログラミングを製
造プロセスの間に実施し得る。プログラム可、能メモリ
アレイの場合はアレイを製造した後でプログラミングを
行ない得る。

先行技術に見られる問題の一部は交差点領域における絶
縁ダイオード／メモリセルアセンブリの縦方向配置に起
因する。このような構成では絶縁ダイオードと直列に配
置された抵抗の値がカルコゲン化物材料の厚みに直接比
例する。そのためカルコゲン化物膜の厚みが薄いとセル
の「オフ」抵抗の値が不当に低くなる。

第２の重大な欠点は高密度の点欠陥を発生させ得る塵粒
子の有害な作用にある。膜状セルが２つの導体の間にサ
ンドイッチ状に挿入されている場、合はセルのインピー
ダンスをシャントする電気的短絡が塵の粒子によって生
起され得る。第一３の大きな欠点は、アレイの光学的プ
ログラミングを可能にすべくメモリの膜の上に形成した
透明な伝導性電極を用いることから生じる。即ちこの透
明電極の製造プロセスではメモリ膜の特性に有害なこと
の多い熱処理が必要とされる。更に、この伝導性透明電
極の面積抵抗は通常の金属電極より当然大きくなること
が予想される。とのように面積抵抗が大きいとアドレス
ラインのインピーダンスに悪影響が及はされ得る。

従来は集積回路の大部分が結晶質基板上に形成されてい
た。このような基板は通常かなり堅くて弾力性がないた
め破損を回避すべく比較的厚くて平坦な面の上に載置し
なければならない。しかしながら用途によっては手紙、
小包の表面の如き可撓性の面又は他の平坦ではない物体
の表面に集積回路を載置し得ることが望まれる。このよ
うな可撓性基板上に回路を形成することの利点はその回
路の大きさが大きい程顕著である。何故なら大型結晶質
集積回路は小型のものよシ更に破損し易いからである。

回路素子を形成するための面として可撓性基板が使用さ
れたことはこれまでにもある。−例としてウイルミント
ン（ＷＩＩｍ４ｎｇｔｏｎ　）　＋プラウエア（Ｄｅｌ
ａｗｅｒｅ　）　１９８９８のデュポン（Ｄｕｐｏｎｔ
　）社。

ポリメリツクプロダクッデパートメント（Ｐｏｌｙｍｅ
ｒｉｃＰｒｏｄｕｃｔｓ　Ｄｅｐａｒｔｍｅｎｔ　）　
＊インダストリアルフィルムディビジョン（Ｉｎｄｕｓ
ｔｒｉａｌ　Ｆｉｌｍ　Ｄｉｖｌｓｌｏｎ）によシ［カ
プトン（Ｋａｐｔｏｎ　）　Ｊの商品名で市販されてい
された可撓性基板がある。電子用基板として使用される
場合カプトンは３００℃までの温度に耐え得る。この物
質はホトリトグラフ技術によって金属ラインを形成し且
つハンダ付によって集積回路を載置するための可撓性基
板として広く使用されてきた。

本発明は２つのアドレスラインと１つのセット可能記憶
素子とからなるメモリデバイスに係る。

前記記憶素子は前記２つのアドレスライン間に電気的に
直列接続される。この記憶素子は成る導電率をもつ第１
状態から極めて異なる別の導電率をもつ第２状態へとセ
ットできる材料で形成される。

本発明のメモリデバイスはセット可能記憶素子を通る電
気パスが該素子の厚みを実質的に上回る長さを有するよ
うに構成される。このようにすると該記憶素子によって
与えられるプルグラム可能的に変化し得る抵抗が、該素
子を通る電気パスをそ特開昭ＧＯ−２６０１４８（７） の厚みの方向に設けた場合より遥かに大きくなり、従っ
て記憶素子の状態が電子的又は光学的に読取シ易くなる
。

本発明の好ましい具体例では互に直交するＸ及びＹアド
レスラインを基板の第１表面に配置する。

これらアドレスラインは交差点で相互に絶縁される。各
交差点の近傍にはアモルファスシリコンデポジット膜か
らなるダイオードの如き絶縁素子を一方のアドレスライ
ンセットのアドレスラインと電気的に接触するよう配置
し得る。セット可能記憶素子はこれら各分離素子と他方
のセットのアドレスラインの１つとの間に設けられる。

各絶縁素子に対応する抵抗は電流が流れるセット可能記
憶素子の長さによって決定される。

本発明の一実施法は交差点で互に絶縁される第１及び第
２直交アドレスラインセツトを形成するステップと、選
択した交差点の近傍で一方のアドレスラインセットのア
ドレスラインと電気的に接触する複数の絶縁素子を形成
するステップと、少なくとも数個の交差点の近傍にセッ
ト可能記憶素子を形成しそれによって対応絶縁素子を第
２アドレスラインセツトの対応アドレスラインに電気的
に接続させるステップとからなる。

別の実施例では、Ｘ及びＹアドレスラインの各交点に対
応する絶縁素子をｐ　−ｎダイオード、ｐ−１−ｎダイ
オード又はショットキーダイオードの如き整流素子で構
成し、セット可能素子を電気接続の間で対応Ｘ及びＹア
ドレスラインまで延在する成る長さのセット可能フィル
ムによυ構成する。好ましくは表面積を節約すべく前記
整流素子及びセット可能フィルムを２つの対応アドレス
ラインのうち一方のラインの上に直接形成する。−例と
して、整流素子を下方アドレスライン上にデポジットし
たアモルファス半導体材料の水平テポジット層からなる
ｐ−１−ｎダイオードで構成し、このダイオードの上に
金属層を配置する。下方アドレスラインと前記ダイオー
ドとその上の前記金属層との上に更に絶縁層をデポジッ
トする。この絶縁層の上には下方アドレスラインと交差
する別のアドレスラインを配置し、且つエツチングによ
ってｖｉａを形成する。セット可能フィルムは上方アド
レスラインとの電気接点から前記ｖｉａを通って前記ダ
イオード上表面の金属層との電気接点まで延在し、且つ
前記ダイオードを通って下方アドレスラインまで延在す
る。

本発明のセット可能記憶素子は相変化材料のデポジット
膜で形成するのが好ましい。相変化材料とは成る導電率
を示す第１相から別の導電率を示す第２相に変化し得る
材料のことである。好ましい具体例ではこのような相変
化が放射エネルギの入射よって誘起される。場合によっ
ては一度第２相にセットされると第１相には実質的に戻
り得ない相変化材料が使用される。勿論、リセット可能
な相変化材料を用いる場合もある。リセット可能なカル
コゲン化物材料及びリセット不可能なカルコゲン化物材
料はいずれもアモルファスカルコゲン化物合金の如きア
モルファス半導体材料で構成し得る。

多くの具体例では本発明は共通基板上に集積回路として
形成されたメモリ素子アレイを具備する。

この種の具体例では前記集積回路が該集積回路のメモリ
デバイスで用いられるものと類似のＸ及びＹアトｌ／ス
ジイン及びダイオードで構成されたアミドの如き合成ポ
リマー樹脂からなる可撓性基板上に形成する。このよう
な回路は裏面に接着層を有し得、その場合は他の物体の
表面に付着してその物体に関するデータを含むような電
子ラベルの役割を果たし得る。

本発明の他の特徴は以下の好ましい具体例による詳細な
説明で明らかにされよう。

第１図は複数個のアドレス及びセット可能な記憶セルを
載置したメモリマトリクス５の概略図である。複数個の
Ｘアドレスライン１０．１２及び１４は複数個のＸアド
レスライン２０．２２及び２４と交差している。第１図
には３×３のマトリクスのみを図示したが、本文に記載
する本発明の実施例の原理はいかなる寸法のマ）　ＩＪ
クスにも同様に適用可能であることが理解される。第１
図においてＸアドレスライン１０．１２及び１４はＸア
ドレスライン２０．２２及び２４から絶縁されている。

セット可能なメモリ又は記憶素子３４と直列になったダ
イオード３０の如き絶縁素子は、１０の如ミＸラインと
２０の如きＹラインとの例えば１１の如き各インターセ
クション又は区域の付近に位置する。ダイオード３０は
ショットキーダイオード、ｐ−ｎダイオード又はｐ−１
−ｎダイオードでもよい。ダイオード３０の１端４６は
Ｘアドレスライン１０の如ぎアドレスラインに接続し、
同様にメモリ素子３４とＸアドレスライン２０との間に
結線４８を形成する。後述のメモリ素子３４は、デポジ
ットされた光学によるプログラム可能なカルコゲン化物
で形成される。残留メモリ素子３６−４４は素子３４と
同一である。かくてセルフの如き各々のセット可能な記
憶セルは、ライン１０の如きＸアドレスラインの一部と
、ライン２０の如きＹ゛アドレスライン一部と、素子３
４の如きメモリ素子と、ダイオード３０の如き絶縁素子
とを少なくとも包含する。

第２図は本発明の実施°側音製造するための第１段階を
示す。例えばステンレス鋼シートの基板６０は連続する
ものか又は絶縁ガラス薄膜を載置したものである。代案
として、ステンレス鋼シート又は他の種類の金属シート
の代りに、例えばガラス等の適当な寸法、形状及び強度
を有する他の種類の絶縁材料で基板６０を形成してもよ
い。ライン１０乃至１４に相当する１セツトのＸアドレ
スラインを最初に基板６０上に形成する。各Ｘアドレス
ラインの幅は１０ミクロンで１５ミク四ンの間隔を置い
て形成される。１組のアドレスライン１０．１２の中心
相互間の距離は２５ミクロンである。

１０乃至１４のアドレスラインを製造するためには当業
者には周知のスプレィ及びリフトオフ型式の方法を用い
る。次にポジの（正型）ホトレジストの層を塗布するが
、この場合該正型ホトレジスト層はマスクを使用して露
光して現像される。該ホトレジストの露光部を除去する
。次に基板６０にタンタルをスパッタによりデポジット
して２，０００オングストロ一ム±１０％の膜厚の層を
形成する。

スパッターデポジット工程が終了すると、当業者には周
知の如く基板６０から余分な材料を除去する。残りの材
料はＸアドレスライン１０．１２又は１４に相当する。

第３図に示す次の段階において、複数個の区域７２乃至
８２を酸化して該選定区域にタンクル酸化物の絶縁層（
Ｔａ２０ｓ）を形成する。該区域７２乃至８２の各々の
長さは１５ミクロンで、同一のＸアドレスライン上の隣
接区域から１０ミクロン隔設される。酸化層の厚さは、
６０ボルトを越える絶縁破壊電圧となる１、　０００オ
ングストロームのオーダのものでなければならない。

区域７２乃至８２を形成するために基板６０とアドレス
ライン２０乃至１４に正型ホトレジストを塗布する。マ
スクを使用して区域７２乃至８２は露光され、次にホト
レジストを現像する。その次に露光したホトレジストを
除去する。この後で区域７２乃至８２は陽極酸化される
。

次に酸化区域７２乃至８２は二酸化マンガンＣＭ　ｎ　
Ｏ２）層で被膜される。該二酸化マンガン層は基板６０
の全体に付着されるが、ホトレジストの故に区域７２乃
至８２のみが被膜される。

二酸化マンガンは、酸化タンタル層中に存在し得る潜在
的なピンホールをふさぐことを目的とする。二酸化マン
ガンＮを塗布した後で、第４図に示す如（基板６０に塗
布した２０．２２の如きＸアドレスラインの酸化タンタ
ルの上に二酸化マンガンを被覆した区域７２乃至８２を
有する基板６０に複数個のＸアドレスライン１０乃至１
４を残しながら当業者には周知の方法で余分な材料を基
板６０から除去する。２０の如きＸアドレスラインは、
予め形成しである絶縁区域７２．７４及び７６上におい
て１０乃至１４の如きＸアドレスラインを横切る。Ｘア
ドレスライン１０乃至１４をデポジットする時に使用し
たものと同じ方法を使用してＸアドレスライン２０．２
２を基板６０にデポジットする。

要すれば、Ｘアドレスラインに塗布した後で余分な材料
を除去してから、Ｘアドレスライン１０乃至１４とＸア
ドレスライン２０乃至２４との間にて絶縁に関する電気
テストを実施可能である。

恐ら（は酸化タンタル層中のピンホールが原因となって
１０．２０の如き所与の組のラインが電気絶縁されてい
ないことが判明した場合、陽極処理電圧を越えないポイ
アス電圧を加えることが可能であり、従って二酸化マン
ガンによってピンホールが閉塞されるのでアドレスライ
ン１０，２（１互間の絶縁層は完全なものとなる。

次の段階において、Ｐ又はＮ型ドープの無定形シリコン
合金層を基板６０の全体に付着する。最初の無定形シリ
コン合金層の次にはホープしてない第２無定形シリコン
合金層を塗布する。最後には第１層と逆の導電性にドー
プされた第３無定形シリコン合金層を基板６０全体に付
着する。従って連続する複数個のビンダイオ−ｒが基板
６ｏの残留部と同様にＸ及びＸアドレスライン上に形成
される。好ましくは、無定形シリコン、フッ素及び水素
である。かかる材料からダイオードを形成する方法は当
業者には既知であり、本文にて参照としているオプシン
スキー（Ｑｖｓｈｉｎｓｋｙ　）　Ｋ　ヨル米国特許第
４，２２６，８９８号に記載されている。

次に無定形シリコン薄膜を腐食させ、第５図に示す如（
複数個の不連続ダイオード区域９ｏ乃至９８を形成する
。ダイオード区域９０乃至９８の各々は相応するＸアド
レスライン１０乃至１４と電気接触するように形成され
る。ダイオード区域９０乃至９８の各々は、長さ８ミク
ロン、幅１２ミクロン程度のものである。９０の如き各
ダイオードは９６の如き隣接ダイオードから１５ミクロ
ン隔設される。ダイオード部材９ｏ乃至９８は実例素子
３０として第１図に概略を示した絶縁部材に相当する。

無定形シリコン合金はオプシンスキーの特許に記載され
ているように水素とフッ素を含有することが望ましい。

ＰＩＮダイオード９０乃至９８を形成する代りに、ＰＮ
接合ダイオードを基板６ｏに形成可能である。更に代案
として、選択によりドーピングした無定形シリコン層に
デポジットした金属層を用いて同じく米国特許第４．２
２６，８９８号に記載されているショットキーダイオー
ドを形成してもよい。

ショットキーダイオードの利点は、３４−４４の如きカ
ルコゲン化物の記憶素子が金属層と電気接触することで
ある。要すれば本発明の原理及び範囲を逸脱することな
（例えば電界効果のある薄膜トランジスタの如き他の絶
縁装置を使用可能である。

第６図に示す最終段階において、基板６０の構造部に複
数個の相変化可能でかつセット可能なメモリ素子３４乃
至４４を形成する。セット可能なメモｌＪｉ子３４乃至
４４はほぼ扁平な薄膜として基板６０の上に一部をデポ
ジットする。メモリ素子３４乃至４４を形成する工程は
、基板６０の構造部にホトレジスト層を塗布する段階と
、区域３４乃至４４を露光するようにマスクを用いて該
ホトレジストヲ露光する段階と、該ホトレジストを現像
する段階と、露光材料を取外す段階と、位相変化可能で
かつセット可能な材料を基板６０にスパッターデポジッ
トする段階と、当業者には既知の如く区域３４−４４の
みを残してエツチング又は他の方法によって余分な材料
を除去する段階とで構成される。

スタンフォードＲ，オプシンスキーの１９７０年９月２
２日付の米国特許第３，５３０，４４１号は本発明の本
文で参考資料にしているものであるがこれによれば、相
変化可能な材料とは、原子が局所的秩序を有するか又は
局在した結合したほぼ無秩序で全体として無定形な構造
と、比較的秩序ある状態との間にて変化可能な材料であ
る。該変化はそれ自体がｔｌぼ無秩序で全体として無定
形状態を含む短距離秩序の範囲内であるか又は短距離秩
序から結晶性或いは擬結晶性状態を成し得る長距離秩序
へのものでもよ（、このような構造上の変化は全（少な
（とも局所的秩序及び／又は局在した結合の変化を包含
する。構造上の変化を成す局所的秩序及び又は局在した
結合の変化は微妙なものであり得、例えば構造上の変化
を決定乃至検出するために容易に使用可能な電気特性又
は光学特性の如き材料の特性に大きな変化を与え得る。

前述の如き相変化可能な材料は一般に秩序相におけるよ
りは無秩序相における方が導電度がはるかに低い。この
材料はリセット可能でもリセット不能でもいずれでもよ
い。一般にリセット不能な相変化材料の場合、無秩序で
導電度の低い位相からより秩序だった導電度の高い相へ
の変化はかなり容易にプログラム化可能であるが、この
反対の変化のプログラム化は容易ではない。一方リセッ
ト可能な相変化材料の場合、異なる長さと強度のエネル
ギーノ９ルスに露出することによって比較的無秩序な状
態と比較的秩序だった状態との間にていずれの状態へも
変化可能である。本発明においては両方の型式の相変化
材を使用可能である。情報を持久記憶するために指示さ
れるメモリのみを読み取るためにはリセット不能な材料
がよい。消去可能なメモリにはリセット可能な材料がよ
い。

本発明に使用可能なリセット可能で相変化可能な材料は
Ｑｅ、。Ｔｅ８゜の化学式のカルコゲン化物である。ス
タンフォードＲ，オプシンスキーの１９７０年９月２２
日付の米国特許第３，５３０，４４１号にはその他の適
当なリセット可能で相変化可能な材料が記載しである。

本発明にて使用可能なリセット不能で相変化可能な材料
は一般的な化学式がＴｅ＆５ｂＧｅｃＳｂｄのカルコゲ
ン化物である。例えば好適材料として材料の原子比で示
すとｒａＪは７２％、ｒｂＪは２％、可能なメモリ材料
は、７５℃の平衡温度で４．５Ｘ１０−３’ｌ’ｏｒ、
の圧力の基板にデポジットされる。区域３４乃至４４の
各々にデポジットされるセット可能なメモリ又は記憶材
料の膜厚は１，０００オングストロームのオーダである
。

第６図に示す如く、メモリ区域３４の如き各メモリ区域
は、アドレスライン２ｏの如き隣接するＹアドレスライ
ンと重なり合う１ｏミクＩンの長さの区域ａ４ａと、絶
縁ダイオード９ｏの如き隣接する絶縁素子と重なり合９
８ミク四ンの長さの区域３４ｂとを有し、メモリ区域３
４の他の２枚の側部の全長は１２ミクロンのオーダであ
る。他のメモリ素子も同一寸法と形状を有する。メモリ
又は記憶区域３４乃至４４の各々は、区域７２の如き各
横断区域に対して非対称形にデポジットされ、ダイオー
ド９０の如き各絶縁ダイオードに対してそれぞれ非対称
形にデポジットされる。各記憶区域３４−４４はほぼ扁
平でデポジットされた薄膜である。

最後に基板６０の構成部は、透明ポリイミドの如き有機
薄膜を構成部全体に塗布することによって不動態化され
る。次に各区域３４乃至４４のセット可能なメモリ材料
はマスクと協働してキセノンランプを使用して光プログ
ラム化可能である。

区域３４−４４＋７）材料の抵抗率はＴｅｙ５　Ｓｓ　
Ｇｓ謬４　Ｓｂ２で形成した場合、ブローグラミング以
前は１０９オーＶ口のオーダで、キセノンランプに露光
後は１０４オーＶ口のオーダであることが判明している
。

第６図のメモリマトリクスの重要な利点は３４の如きメ
モリ素子がプログラム化されカルコゲン化材力士低抵抗
状態にセットされた時に理解される。

〜 アドレスライン１０．２０の極性によって絶縁ダ′イオ
ード９０が伝導性である場合、アドレスライン１０．２
０相互間の抵抗は、材料３４の膜厚を変えることによっ
てではなくて、区域３４の幾何学形状を変えることによ
って正確に指示可能である。

当業者には周知の如（素子３４の如ぎ素子の抵抗は、電
流が該素子を流れる長さと電流の通路の長さに正比例し
、素子の厚さと幅とに反比例する。

アドレスライン２０とダイオード９０との間の抵抗は、
電流が流れる記憶材料の長さを増減するように区域３４
の幾何学形状又は形を変えることによって増減可能であ
る。

従ってマ）　ＩＪクス５の実施例において記憶素子３４
を高導電状態にセットし、ダイオード９０が通電する時
にアドレスライン１０．２０相互間に存在する抵抗力は
、メモリ素子の厚さが高導電抵抗を決定する場合よりも
実質的太き（、前者は１０４オームのオーダで後者は１
オームのオーダである。同様にマ）　ＩＪクス５におい
て素子３４が低導電状態にある場合、１０．２０の如き
アドレスライン相互間の抵抗は１０９オームのオーダで
、これはメモリ素子の厚さが低導電抵抗を決定する場合
の１０’オームのオーダの抵抗を上回る。

（以１・余白） 第７．８図は本発明による別型実施例である。

第７図において、長方形の絶縁ダイオード９０ａ乃オー
ダであった。かくて第７図の実施例は酸化／Ｑラッド２
．７８相互間にてダイオード９０ａの各側部には案内バ
ンド１１０．１１５　又は２−３Ａミクｐンのマージン
を設ける。ダイオード９０の寸法の場合該ダイオードの
各側部に１ミクロンの案内バンドが形成される。

第８図には長方形のカルコデン化材のメモリ素子３４ａ
　、３６ａ　、４０ａ及び４２ａを示す。３４ａの如き
メモリ又は記憶素子はそれぞれ幅が５ミクロンで長さが
１５ミクロンである。素子３４ａ　は、隣接するアドレ
スライン２０と重なシ合う長さ５ミクロンの区域１２０
と、隣接絶縁部材９０ａと重なシ合う長さ５ミクロンの
区域１２４とを有する。かくて絶縁部材９０ａ　と隣接
するアドレスライン２０との間に記憶材料で形成する５
ミク四ン×５ミクロンの正方形を位置決めする。別のメ
モリ素子３６ａ　、４．Ｏａ及び４２ａも同じ重複構造
を有する。

メモリ素子３４ａ　、３６ａ　、４０ａ及び４２ａの抵
抗はプログラミング以前は　１０°オームのオーダであ
シ、プログラミング後は１０４オームのオーダである。

第６図の実施例の場合のように、メモリセル３４ａ　、
３６ａ及び４０ａ又は４２ａの高抵抗及び低抵抗は４オ
ーダのオーダであシ、これは厚さすなわち１ミクロンの
厚さが電流が流れる長さである場合に同一寸法の記憶素
子が示すものよりも大きい。絶縁素子９０ａ、９２ａ１
９６ａ及び９８ａはショットキー噂壁ダイオード、ｐ−
”ダイオード、ｐ−１−ｎ　ダイオード又は薄膜電界効
果トランジスタとして形成可能である。第５．６図の構
造を形成する際に説明したものと同じ段階は第７．８図
の構造のものを形成する場合にも使用される。

次に第９乃至１２図には本発明の別の実施例を示す。本
発明の該実施例において、メモリ配列２００は複数個の
メモリセル２０１を有する。該メモリ列はホトリソグラ
フィによって基板２０２の表面に第９図に示すＹアドレ
スライン２０４の如き複数個の底部アドレスラインを形
成することによって構成される。底部アドレスライン２
０４がひとたび形成されると、薄膜のｐ−１−ｎダイオ
ード２０８の如き複数個の規則的に隔設した絶縁装置は
各底部アドレスライン２０８の頂部に形成される。ダイ
オ−Ｐ２Ｏ３は、先ずｐ−型材料の層２１０をデポジッ
トし、次にｉ−型材料の層２１２、その次にｎ−型材料
の層２１４をデポジットすることによって形成すること
が望ましい。該３種類の層の各々を基板２０２の表面全
体にデポジットした後で、ｎ一層の頂部に金属層２１６
がデポジットされ、下方に形層を／リーン化した後で基
板の全表面をエツチングする。このエツチングによって
、第９図に示す如く該、Ｑｌｌ−ン化したメタル下方に
デポジットされる部分を除いて無定形半導材より成る９
％　’及びｎ層２１０，２１２及び２１４の全てが除去
される。

底部アドレスライン２０４と頂部金属層２１６の両者は
、ｐ−ｍ及びｎ型無定形シリコン合金と良好な状態でオ
ーム接触するクロムで形成することが望ましい。頂部金
属層２１６は少なくともほぼ４，０００乃至５．Ｃｏｏ
オングストロームの厚さでなければならない。

ダイオード２０８に頂部金属層２１６を形成した後で、
基板２０２の全表面を、５，０００乃至１０，０００オ
ングストロームの厚さの例えば二酸化ケイ素又は窒化ケ
イ素の如き電気絶縁材の層２１８で被覆される。

絶縁層２１８をデポジットした後で、ホトリソグラフィ
装置によって１揃いの頂部アドレスライン２２０を該層
の表面に形成する。好適実施例において、底部アドレス
ライン２０４の各々の幅は３０ミクロンで、１０ミクロ
ンだけ隔設されている。ダイオード２０８は３０ミクロ
ンＸ３０ミクロンの正方形で、各ラインに沿って１０ミ
クロンの間隔を有する。しかしながら、頂部アドレスラ
イン２２０は、幅が僅か１０ミクロンの底部アドレスラ
イン２０４よりも実質的に狭い。従って、第１０．１１
及び１１２図に示す如く、頂部アドレスライン２２０は
各ダイオード２０８の１端を越えて延長するように位置
決め可能である。かかる構造の利点は、各メモリセルに
必要な面積を最小限にしながらダイオードの面積を最大
することである。底部ライン２０４をそれの上に形成す
るダイオードよシ薄く形成することによって表面積が少
なくならないので、該ラインの幅は３０ミクロンに形成
される。しかしながら頂部アドレスライン２２０を広く
すると表面積は広くなるし、図示の実施例を達成するた
めには１０ミクロン幅のアドレスラインの導電度で充分
であるから、頂部アＰレスライン２２００幅は１０ミク
ロンにすぎない。

金属ライン２２０を形成した後で、径路（ｖｉａ）　２
２２は酸化層２１８を介してエツチングされた各ダイオ
−Ｙの頂部に金属層２１６の一部を露出する。該径路２
２２は、アドレスライン２２０によって被覆される末端
部からダイオードの各々の対抗端に形成される。径路２
２２をエツチングした後、前記型式のセット可能な材料
の層をデポジットする。次に該層は写真食刻装置によっ
て、Ｑターン化してセット可能な材料よシ成る複数個の
別個の長さ部２２４になり、各々は径路２２２のうちの
１つから協働するアドレスライン２２０まで延長する。

セット可能な材料の長形部２２４の１端は頂部アドレス
ジイン２２０と電気接触し、他端は、協働するダイオー
ド２０８の頂部の金属層２１６と電気接触し、該金属層
を介してダイオード２０８と電気接触し、協働する底部
アドレスライン２０４と電気接触する。セット可能な材
料又は薄膜より成る長形部２２４の長さは約３０ミクロ
ンで、幅は約１０ミクロンである。協働する底部アドレ
スライン２０４及びダイオード２０８のすぐ上方に該長
形部を配置することによって、セット可能な材料よシ成
る長形部を底部アドレスラインから水平に分離させた第
６図及び第８図に示す本発明の実施例と比較すると空間
が著しく節約可能となる。各ダイオード２０８に形成す
る４、０００乃至５，０００オングストロームの厚さの
金属層２１６と５，０００　乃至１０，０００オングス
トロームの厚さの絶縁層２１８は両者共、セット可能な
材料のフィルム２２４をより導電度の高い位相に変える
ために必要なプログラミングエネルギーから該ダイオー
ドを絶縁するのに充分な厚さを有する。従ってセット可
能なフィルム２２４は、ダイオード２０８の電気特性を
損うことなく該ダイオードの半導材に直接プログラム化
可能となる。

セット可能な薄膜の層２２４がデポジットされた後、ポ
リイばド又は二酸化ケイ素の如き透明な絶縁材で形成し
た不動態化層２２６は、セット可能な薄膜２２４を酸化
しないように保護するように基板２０２の全表面にデポ
ジットされる。

次に第１３乃至１５図には、例えば合成重合樹脂層で形
成したよりな可撓基板の本発明による実施例を示す。本
発明の背景として前文に記載したように、電子基板とし
て使用出来る程度に高温に耐え得る合成重合樹脂は商業
的に入手可能である。

例えば本発明の詳細な説明文にて前文に説明したように
高温ポリイミドカプトンは３００℃までの温度に耐え得
る。この温度はカプトンに金属ラインにデポジットする
のに充分高い温度である。同様にこれは前述のｐ−１−
ｎダイオードに使用した型式の無定形半導材をカプトン
に形成するのに充分高い温度でもある。かくて前述の本
発明による実施例を構成するのに使用する工程を、例え
ば厚さが５ミルのカプトン薄膜よシ成る基板にも使用可
能である。

本発明の電気回路を形成するのに使用する薄膜材よシ成
るデポジットされた層目体はかなシ可撓性を有するので
、該層を可撓基板に形成する場合には、結果として形成
される集積回路すなわちアドレスライン、整流素子、絶
縁層、セット可能な薄膜及び不動態層並びにそれらの基
板を包含する集積回路は比較的可撓性が高い。このよう
な回路は損傷することなく著しい撓曲に耐え得るので、
かかる集積回路の基板に鋭い折シ目又は折シたたみ目を
与えない限シ該層上に形成した電気回路を損うことはな
い。かかる可撓回路の主な利点は、比較的広い面積の回
路を形成可能であシ、可撓性の故に結晶性基板に等しく
広範な面積にもかかわらずもろくはない。更に可撓性の
故にかかる集積回路を多種多様な不規則面に順応可能で
あシ、包装体、７９ツケージ、クレート及び他の品物に
つけるラベルやスタンプとしても使用可能である。この
実例は第１５図に図示してあシ、コンベアベルト２３８
の上のパックー：）２３６に取シ付けるラベルとして可
撓集積回路２３０を使用している。第１４図に示す如く
、ラベルを貼るべき品物の表面に塗布しやすくするよう
に裏に貼シ付けた接着材２４０で回路２３０を包装可能
である。かかる回路の取シ扱いを便利にするために既に
接着材２４０を塗布し、ラベル２３０を貼シ付けるべき
時間まで接着材を被覆するはぎ取シ可能な裏２４２を取
付けるように製造可能である。

ラベル２３０はそれを貼シ付けるパッケージ２３６の如
き品物に関する情報を有するように光学的にプログラム
化可能である。例えばラベルを貼る／Ｑツケージの内容
、７９ツケージの届は先又はその他必要な事項に関する
情報を表示することが出来る。

該情報は、プログラム化すべきセット可能な薄膜の長さ
にレーザエネルギーを選択にて集める制御可能なレーザ
装置によって該情報を光学的に書込み可能である。同様
に該情報をマスクプログラム化可能である。このことは
プログラム化すべきセット可能な薄膜の部分にマスクの
開口部を整合させるようにメモリ回路２３０にマスクを
配置することによって実施される。次に該メモリ回路を
マスクを介してキセノンフラッシュの如き鮮明な光線に
露出する。可撓回路２３０に情報がプログラムされると
、該情報は光学的方法及び電気的方法のいずれによって
も読み取シ可能である。前述−のカルコゲン化物の薄膜
のように多くの光学的にプログラム可能でセット可能な
薄膜は位相変化する時に反射率が変化するので光学的に
読み取シ可能である。回路２３０にプログラム化した情
報は、回路２３０に位置決めした接触、ｅラド２３４と
電気接触する装置を使用することによって電気的に読み
取し可能であシ、次に該装置は選択した組合せの接触ノ
９ツド２３４に電圧を加え、選択したＸ及びＹライン相
互間を所望のポテンシャルにし、選択したＸ及びＹライ
ン相互間の交さ部におけるセット可能な薄膜がプログラ
ム化されているか否かを該装置によって決定可能にする
。

メモリ配列２３０のメモリ素子が比較的少ない場合、接
触ノＱツド２３４をＸ及びＹラインの各々に接続可能で
ある。しかしながら、メモリ配列２３０のメモリ素子の
数が多い場合、Ｘ及びＹラインの各々に別個の接触、Ｑ
ラドを必要とすることなくＸ−Ｙメモリ素子の各々をア
ドレス可能にするように集積回路にデコード装置を設け
ることが望ましくなる。

第１６図には、本発明のある種の実施例にて使用するデ
コード電気回路を示す概略線図である。

第１６図に示す回路２５０は、Ｘ及びＹライン相互間の
交さ部にて直列接続するダイオードを備えるＸライン２
２０及びＸライン２０４よシ成るＸ−Ｙ列を包含する。

この列は標準型メモリ部２５２と、Ｙラインデコード＊
　２５４と、Ｘラインデコード部２５６とに分割される
。標準型メモリ部２５２は、Ｘ及びＹライン相互間の各
インターセクションにてプログラム化した情報をダイオ
ード２０８と直列に記憶するためにセット可能なメモリ
装置２２４を包含する。Ｘ及びＹデフ−１部２５６及び
２５４は標準型メモリの如く機能しないで、むしろデコ
ード電気回路の如く働き、選択したＸ及びＹラインと協
働するアドレスビットをＸアドレス入力部２５８とＹア
ドレス入力部２６０とに加える時にメモリ部２５２の選
択したＸ及びＹラインに所望の電圧を加えるようにする
。

Ｙアドレスデコード部２５４のＸライン２２０ａの各々
はＹアドレス入力部２６０に接続する。Ｙラインを選択
するためにアドレスの各ピットが使用され、それの逆の
又は対抗する値がＹアドレス入力部２６０の１つとして
供給される。これに関しては第１６図に図示するが、こ
の図面において、Ｘ及びＹデコーダ共２個のビットアド
レスを有する。

すなわちＹラインデコーダ２５４としてＡＯ及びＡ１、
Ｘ２インデコーダ２５６としてＡ２及びＡ３を有する。

この図面から明らかなように、該アドレスビットの各々
及びそれの逆（水平棒で示す）がそれと協働するデコー
ダに供給される。

（以１・余白） Ｙデコーダ２５４において、該アドレス入力の各各は、
デコーダ入力ラインとして働くＸライン２２０ａに接続
する。該デコーダ入力ライン２２０Ｂは、メモリ配列の
標準型メモリ部２５２にプαグラム可能なメモリ素子２
２４をアドレスするＹラインの各々とφ交さする。該メ
モリライン２０４の各々は抵抗器２６２を介して基準電
圧の比較的高い電源２６４に接続する。Ｙメモリライン
の各々はダイオード２０８を介してデコーダ入力ライン
２２０　ａのいずれかに接続する。

この結果として形成される回路の配列によって、Ｙメモ
リラインの各々と、それと協働する抵抗器２６２、及び
ダイオード２０８を介してのある種の選択入力部２６０
への接続部とでＡＮＤゲートを構成する。その理由は、
ブルーアップ抵抗器２６２に接続するデコーダ入力ライ
ン２２０ａの１つが低電圧でＹメモリラインの電圧を低
ししない限り各Ｙメモリライン２０４の電圧はそれのブ
ルーアップ抵抗器２６２を介して高くなるからである。

Ｘメモリライン２０４の各々は、アドレス入力ビットと
逆アドレス入力ビットとの結合体に接続するが、仁の場
合該入力ビットは全て該メモリラインと協働するＹアド
レスが入力部２６６に供給される場合にのみ高電圧を有
する。入力部２６０に他のアドレスを供給した場合、ダ
イオード２０Ｂを介してＹラインが接続しているライン
の１つは低い値を有するので、該Ｙラインの接値は低く
なる。かくて、Ｙデコード電気回路２５４によって、ア
ドレス入力部２６０に与えられるアドレスと協働するＹ
メそりラインの電圧は高くなり、その他のＹメモリライ
ンの電圧は低くなる。

Ｘアドレスデコーダは、負の論理を用いる点だけを除い
てＹデコーダ部とほぼ同じ方法で作動する。Ｘアドレス
ピットン及びんの各々及び逆のアドレスピッ１−Ａｓ及
びんはそれぞれＸデコーダ入力ラインを形成するＹライ
ン２０４ａＫ接続する。

該デコーダ入力ラインの各々は、メモリ列のメモリ部２
５２をアドレスするために使用されるＸライン２２０の
各々とのインターセクションを形成する。

Ｘデコーダにおいて各メモリライン２２０は抵抗器２６
８を介して地面２６６に接続する。かくて各Ｘメモリラ
イン２２０の電圧は、ダイオード２０８とＸデコーダ入
力ライン２０４ａを介して正の電圧を有するＸアドレス
入力ビット２５８　Ｋ接続しない限り抵抗器２６８の１
つを介して低くなる。Ｘライン２２０の各々と、抵抗器
２６８を介しての地面２６６との結線及びダイオード２
０８を・介してのＸデコーダ入力ライン２０４ａの選択
したものとの結線を結合して負のＡＮＤデートを構成す
る。かかる構造のＡＮＤゲートの場合、接続するデコー
ダ入力ライン２０４ａの全てが低い値の電圧を有する場
合にのみＸメモリライン２２０の値は低くなる。かくて
標準型メモリ部２５２をアドレスするために使用される
Ｘメモリライン２２０の各々は、入力部２５８に供給さ
れるアドレスが特別なＸメモリラインと協働するもので
ある場合にのみ低い値となるＸアドレス入力ビツト２５
８の特別な結合部処接続する。

前述のＸ及びＹデコード電気回路を結合させた結果、入
力部２６０にＸアドレスを供給し、入力部２５８にＸア
ドレスを供給することＫよって選択したＸメモリライン
２０４の電圧を高くシ、選択したＸメモリライン２２０
の電圧を低くすることが可能であり、選択した該Ｘ及び
Ｘラインの交さ部におけるメモリ素子は該インターセク
ションに４見られる電圧を有することになる。かかる電
圧が選択したメモリセルに加わると、該選択セルのセッ
ト可能な薄膜２２４が、０又は１とそれぞれ協働する高
い抵抗を有するか又は低い抵抗を有するかを決定する。

この決定は、抵抗器２７２を介して正電圧源２６４に接
続するＸライン２７０を使用することによって実施させ
る。ライン２７０はダイオード２０８を介してＸメモリ
２イン２２０の各々に接続する。

該ダイオードの結線の極性は、ライン２７０の電圧がＸ
メモリアドレスライン２２０の中の最低電圧の方へ引込
まれるようなものである。所与のメモリセルをアドレス
するように所与のＸメモリライン２２０を選択した場合
、Ｘデコーダ２５６は抵抗器２６８を介して電圧をアー
Ｘ・におピ・す・・傾向にある。しかしながら選択した
メモリセルのセット可能薄膜２２４の抵抗が比較的低い
場合、該Ｘラインの電圧はそうでない場合はど低くはな
らない。その理由は、選択したＸメモリライン２０４の
高電圧が比較的抵抗の低い通路を介して選択したＸメモ
リラインに接続するので、選択したＸラインの電、圧を
幾分高くする傾向にあるからである。かくてライン２７
０及び該ライン２７０に接続する接触パッド２７２の電
圧は、選択した該メモリ素子と協働するセット可能な薄
膜の抵抗が高い場合と同じ様に低くはならない。従って
接触パッド２７２の電圧は選択したメモリセルがプログ
ラム化されているか否かを示す。

このデコード方法の利点の１つは、Ｘ及びＹデコーダ２
５４及び２５６を同一材料で形成可能で、列２５０のメ
モリ部２５２を形成する時に使用するものと同じ行程を
経ることである。極めて小さい列の場合は、Ｘ及びＹデ
コーダ２５６及び２５４を標準型メモリ部２５２と全く
同じ方法で形成可能である。

かかる実施例においては、第１６図に示すものと同様に
１デコーダのダイオード２０８はメモリ部のものと同一
であり、標準型メモリ部２５２に使用するものと同一型
式の選択によってプログラム化するセット可能な素子２
２４によってＹ及びＸアドレスラインとそれらと協働す
るデコーダ入力ラインとの間を接続する。これは第１６
図に図示してあり、この場合、プログラム化したセット
可能な素子２２４にはｒＸＪを表示した。しかしながら
、最適条件下にて実施するためには、デコード部に使用
するダイオードをメそり部に使用するダイオードより大
きくすることが望ましい。これＫよって多くの電流を処
理可能となるから該ダイオードを取付けたメモＩＪ　５
インの電圧を更に効果的に所望の値にすることが出来る
。同様に抵抗損失を軽減するためＫは、セット可能な材
料のプログラム化した長さによるよりはむしろメモリア
ドレスライン２０４及び２２０とダイオード２０８との
間のプログラム化したマスク金属結線によってデコーダ
部２５６及び２５４のデコーダ入力ラインとメモリアド
レスラインとを接続することが望ましい。

ビットの記憶Ｋ１１ｌ−５５托る列２５０のインターセ
クションの数がデコード機能を果すものの数よりも少な
いので第１６図に示す回路図は比較的効果がないように
見える。しかしながらメモリ配列の寸法が大きくなると
前記デコード電気回路もはるかに効果的なものになる。

例えば６４Ｘ６４のアドレス可能なメモリ素子の配列は
、１２Ｘデコ一ド入力部２５８と１２．Ｙデコード入力
部２６０のみを有し、Ｘ及びＹアドレスビット及びその
逆を有するデコーダによってアドレス可能である。この
ようなデコード回路を用いれば、２４のアドレス接点の
みで４，０９７メモリ素子をアドレス可能となるが、該
回路を用いなければ１２８のアドレス接点が必要となる
。第１３図に示す如く、デコーダ人力ライン２０４ａ及
び２２０　ａにはメモリアドレスライン２０４及び２２
０を所々に挿入可能であるから、接点２３４を均一に隔
設することが出来る。第１３図に示す回路２３０は、選
択したメモリセルのアドレスに相当する２４のアドレス
入力接点２５８及び２６０にアルレス電圧のノミターン
を供給することによって読み取られる。更に接地点２６
６には接地電圧が供給され、正電圧接点２６４には正電
圧を供給する。

次に接点２７２の電５圧を測定することによって選択し
たメモリセルの理論値を読み取る。

本発明の代替可能な実施例においては、デコード電気回
路にトランジスタを使用する。かかる実に連続してアド
レスするアドレス電気回路を形成可能であり、これによ
って僅かな外部接点のみで全ての回路の読み取りが可能
となる。

前記技術を考慮すれば本発明には多種多様な別型及び改
変塵が可能である。例えば、前述のダイオードの他に多
くの異なる種類の絶縁装置を使用して本発明の各メモリ
素子のＸ−Ｙアドレス指定を選択可能である。ここでい
う他の種類の絶縁製［及びパック−トウーパックダイオ
−７ｒがある。更にアドレス装置とそれのセット可能な
メモリ素子との間に絶縁装置を全く用いずに本発明をあ
る種の用途に使用可能である。Ｘ−Ｙ配列において所与
のＸラインと所与のＹラインとの間に選択圧よる二方向
電気結線を設けることが望ましい場合には前記実施例は
有効である。従って本発明は添附の特許請求の範囲を逸
脱することなく前文に説明したものとは異なる方法にて
実施可能であることが理解される。

【図面の簡単な説明】

第１図はメモリアレイの簡略部分説明図、第２図は第１
アドレスラインセツトを備えた基板の部分平面量、第３
図は前記第１アドレスラインセツトの上に酸化領域が形
成された基板の部分平面図、第４図は第２アドレスライ
ンセツトが配置された基板の部分平面図、第５図は上に
複数の絶縁素子が形成された基板の部分平面図、第６図
は上に複数のメモリ素子が形成された基板の部分平面図
、第７図は上に複数の矩形絶縁素子が形成された基板の
第２具体例を示す平面図、第８図は上に複数の矩形メモ
リ素子が形成された基板の第２具体例を示す平面図、第
９図は各アドレスラインの表面に２つの薄膜ダイオード
が形成され、これらダイオードの上表面が′金属層で被
覆されている下方第１アドレスラインセツトの２つのラ
インを示す平面図、第１０図は表面全体を絶縁層で被覆
し、この絶縁層上に上方アドレスラインを配置し、且つ
各ダイオード上の金属層まで到達するｖｉａを前記絶縁
層に形成した後の第９図の基板を示す平面図、第１１図
は成る長さのセット可能材料膜を各ダイオードとその対
応アドレスラインとの間に形成した後の第１０図の基板
を示す平面図、第１２図は第１１図の線１２−１２によ
る基板断面図、第１３図は本発明のメモリアレイの一具
体側を示す平面図、第１４図は可撓性基板上に形成され
た本発明のメモリアレイの斜視図、第１５図は物体の表
面に接着されてその物体のラベルを構成する本発明のメ
モリアレイの説明図、第１６図は本発明のメモリアレイ
でのアドレス指定デコーディング手段の形成法を示す簡
略説明図である。 １０、１２．１４・・・Ｘアドレスライン、２０．２２
．２４・・・Ｙアドレスライン、３０．９０−９８．９
０　ａ　−９８ａ、　２０８−ダイオ−ｒ。 ３Ｃ３６−４４，３４ａ、　３６ａ、　４０ａ＊　４２
ａ・・・メモリ素子、ω、２０２・・・基　板、　７２
−８２・・・絶縁区域、２００・・・メモリ配列、　２
０１・・・メモリセル、２０４・・・底部アドレスライ
ン、２１８・・・絶縁層、２２０・・・頂部アドレスラ
イン、２３０・・・可撓回路（メモリ配列）、２４０・
・・接着材、２５２・・・標準型メモリ部、２５４・・
・Ｙラインデフ−１部、２５８・・・Ｘアドレス入力部
、２６０・・・Ｙアドレス入力部。 出願人７ｔ／−ｉ”：４Ｈ佇Ω′”９す゛代理人弁理士
川　口　義　雄 Ｅｎｌｌし・Ｊ　：’ｉ”　ｒ’、・、内ｔ−トを一変
更な１．）ＦＩＧ１ ＦＩＧ、　２　、。 手続補正書 １．事件の表示　昭和６０年特許願第７８２３９号２、
発明の名称　セット可能な記憶セル及び該セルを具備し
た集積回路 ３、補正をする者 事件との関係　特許出願人 名　称　エナージー・コンバージョン・デバイセス・イ
ンコーホレーテッド ４、代　即　人　東京都新宿区新宿１丁目１番１４号　
山田ビル５、補正命令の日付　自　発 ■委任状及び同訳文を別紙の通り補充する。

Claims (1)

1. 【特許請求の範囲】 （１）第−及び第二のアドレス手段と、プログラムエネ
   ルギの印加によってその導電性を一つの導電状態から別
   の導電状態にセットされ得るセット可能材料から成るセ
   ット可能力情報記憶手段とを有するセット可能な記憶セ
   ルであって、セット可能な情報記憶手段は第−及び第二
   のアドレス手段間に電気的に直列に接続され、その結果
   筒−及び第二のアドレス手段間の抵抗は実質的に平型で
   ある前記セット可能手段の平面に沿って測定される長さ
   に比例する記憶セル。 （２）セット可能手段と一方のアドレス手段との間に電
   気的に直列に接続された電気的絶縁手段を含むことを特
   徴とする特許請求の範囲第１項に記載のセル。 （３）絶縁手段がデポジットされた半導体材料を含むこ
   とを特徴とする特許請求の範囲第２項に記載のセル。 （４）半導体材料がアモルファス半導体合金を含むこと
   を特徴とする特許請求の範囲第３項に記載のセル。 （５）アモルファス半導体合金がシリコンを含有するこ
   とを特徴とする特許請求の範囲第４項に記載のセル。 （６）アモルファス半導体合金が水素を含有することを
   特徴とする特許請求の範囲第４項に記載のセル。 （７）アモルファス半導体合金がフッ素を含有すること
   を特徴とする特許請求の範囲第４項に記載のセル。 （８）半導体材料が整流手段を含むことを特徴とする特
   許請求の範囲第３項に記載のセル。 （９）　整流手段が半導体ダイオードを含むことを特徴
   とする特許請求の範囲第８項に記載のセル。 （１０半導体ダイオードがｐｎ型ダイオードであること
   を特徴とする特許請求の範囲第９項に記載のセル。 （ロ）半導体ダイオードがｐｉｎ型ダイオードであるこ
   とを特徴とする特許請求の範囲第９項に記載のセル。 （２）半導体ダイオードがショットキーダイオードであ
   ることを特徴とする特許請求の範囲第９項に記載のセル
   。 （至）セット可能材料の導電性が一つの導電状態から別
   の導電状態に放射エネルギによってセットされ得ること
   を特徴とする特許請求の範囲第２項に記載のセル。 （ロ）セット可能手段が相変化可能材料から成シ、この
   材料はその導電性が第一の導電状態を取る第一の相から
   第二の導電状態を取る第二の相にセットされ得、かつ実
   質的に第二の相から第一の相にリセットされ得ないこと
   を特徴とする特許請求の範囲第２項に記載のセル。 （至）セット可能手段が相変化可能材料から成り、前記
   材料はその導電性が第一の導電状態を取る第一の相から
   第二の導電状態を取る第二の相にセットされ得、かつ第
   二の相から第一の相にリセットされ得ることを特徴とす
   る特許請求の範囲第２項に記載のセル。 （至）　セット可能な記憶手段がデポジットされたセッ
   ト可能なアモルファス半導体材料のフィルムを含むこと
   を特徴とする特許請求の範囲第２項に記載のセル。 Ｑｆ）セット可能なアモルファス半導体材料がカルコゲ
   ン化物材料を含むことを特徴とする特許請求の範囲第１
   ６項に記載のセル。 （至）セット可能なカルコゲン化物材料が式Ｔｅｑ愈Ｂ
   倉Ｇｅ童番８ｂ倉を有する材料を含むことを特徴とする
   特許請求の範囲第１７項に記載のセル。 Ｑユ　少なくとも選択された条件下において、セット可
   能手段の厚みを実質的に上回る長さの電気経路が第−及
   び第二のアドレス手段間にセット可能手段を通過するよ
   うに形成されていることを特徴とする特許請求の範囲第
   ２項に記載のセル。 に）第−及び第二のアドレス手段が１個の基板上に形成
   されておシ、また整流手段は第一のアドレス手段上に形
   成されて、該アドレス手段と電気的に接触していること
   を特徴とする特許請求の範囲第２項に記載のセル。 ぐｐ　セット可能手段が第二のアドレス手段上に少なく
   とも部分的にデポジットされて該第二のアドレス手段と
   電気的に接触しているセット可能材料フィルムから成る
   ことを特徴とする特許請求の範囲第２０項に記載のセル
   。 翰　整流手段の一部分がセット可能手段の一領域と電気
   的に接触していることを特徴とする特許請求の範囲第２
   １項に記載のセル。 Ｑ　セット可能手段が第二のアドレス手段並びに整流手
   段それぞれとの電気的接触部間にプログラム可能領域を
   有し、このプログラム可能領域ハ基板表面に平行な方向
   において整流手段から偏位していることを特徴とする特
   許請求の範囲第２２項に記載のセル。 に）　プログラム可能領域が基板表面に平行な方向にお
   いて第−及び第二のアドレス手段からも偏位しているこ
   とを特徴とする特許請求の範囲第２３項に記載のセル。 （２）絶縁表面を具えた基板と、基板上に形成された複
   数本の下側アドレスライン及び複数本の上側アドレスラ
   インであって上下圧いに交叉し合ったアドレスラインと
   、所与の上側アドレスラインと所与の下側アドレスライ
   ンとの間に配置された絶縁材料層と、プログラムエネル
   ギの印加によってその導電性を一つの導電状態から別の
   導電状態にセットされ得るセット可能材料から成シ、上
   側アドレスラインとの第一の電気的接続部並びに下側ア
   ドレスラインとの第二の電気的接続部を有する所定長の
   セット可能記憶フィルムとを含む集積回路であって、前
   記フィルムが第−及び第二の電気的接続部間において実
   質的に基板に平行な方向に伸長していることを特徴とす
   る集積回路。 （ホ）セット可能フィルムの一方の電気的接続部と対応
   する一方のアドレスラインとの間に電気的に接続された
   電気的絶縁手段を含むことを特徴とする特許請求の範囲
   第２５項に記載の回路。 ■　電気的絶縁手段が整流手段であることを特徴とする
   特許請求の範囲第２６項に記載の回路。 ■　整流手段が下側アドレスライン上に形成されており
   、セット可能フィルムの下側アドレスラインとの電気的
   接続部は該アドレスラインと整流手段を介して電気的に
   接続していることを特徴とする特許請求の範囲第２６項
   に記載の回路。 ■　絶縁材料層が整流手段の少なくとも一部分上に伸張
   しており、またセット可能フィルムも前記整流手段上に
   位置し、セット可能フィルムは絶縁材料層によってフィ
   ルム自体の長さの一部にわたり整流手段から電気的に絶
   縁されていることを特徴とする特許請求の範囲第２８項
   に記載の回路。 輪　金属層が整流手段の最上層と絶縁材料層との間に位
   置するように整流手段の最上層の上に配置されており、
   セット可能フィルムは当該整流手段とこの金属層を介し
   て接続していることを特徴とする特許請求の範囲第２９
   項に記載の回路。 ６珍　整流手段が少なくとも１個の水平な半導体材料デ
   ポジット層と、このデポジット層と整流接合を形成する
   水平な材料層とを含むことを特徴とする特許請求の範囲
   第２７項に記載の回路。 （至）デポジットされる半導体材料がシリコンのアモル
   ファス合金を含むことを特徴とする特許請求の範囲第３
   １項に記載の回路。 （至）上側アドレスラインと下側アドレスラインとの複
   数個の交叉部が各１個のセット可能フィルムを具備し、
   を九これらの交叉部には各１個の整流手段が、当該交叉
   部を構成する上側及び下側アドレスライン間に電気的に
   直列に接続して配置されていることを特徴とする特許請
   求の範囲第２６項に記載の回路。 （財）アドレスデコード手段が設けられておシ、この手
   段は集積回路外部の回路網が選択され得る複数本の下側
   アドレスラインの１本と選択され得る複数本の上側アド
   レスラインの１本との間に選択的に電圧または電流を、
   選択された上側及び下側アドレスライン間に接続された
   整流手段に順バイアスがかかるような方向に印加するこ
   とを可能にし、その際前記外部回路網は選択され得る複
   数本の上側及び下側アドレスラインそれぞれと個別に接
   続され得なくともよいことを特徴とする特許請求の範囲
   第３３項に記載の回路。 （至）アドレスデコード手段が下側アドレスラインの幾
   本かと上側アドレスラインの幾本かとを含み、それらの
   ラインは各々二進アドレスのビットかまたは該ビットの
   反転ビットに対応する二進信号を受信するべく接続され
   たデコーダ入力ラインとして機能し、 アドレスデコード手段はまたデコーダ入力ラインと、該
   ラインと交叉するアドレスラインの幾本かとの間に接続
   された複数個の整流手段をも含み、デコーダ入力ライン
   と交叉するアドレスラインの幾本かはインピーダンスを
   介して基準電位と接続され、かつ前記整流手段を介して
   デコーダ入力ラインとも接続されておシ、これらのアド
   レスラインは各々前記のような接続によって、一群のデ
   コーダ入力ラインに与えられるアドレスビットとその反
   転ビットの組合せをデコードして、選択された回路デバ
   イスをアドレスするべく交叉アドレスラインのうちの選
   択された１本に所望の電圧または電流が印加されること
   を実現し得る論理ゲートを構成している ことを特徴とする特許請求の範囲第３４項に記載の回路
   。 （至）　アドレスデコード手段の整流手段並びにアドレ
   スデコード手段によってアドレスされるべき回路デバイ
   スの整流手段が共に少なくとも１個の通常のようにデポ
   ジットされたアモルファス半導体材料層から成ることを
   特徴とする特許請求の範囲第３５項に記載の回路。 ０η　基板が可撓性材料から成ることを特徴とする特許
   請求の範囲第２５項に記載の回路。 （至）基板が軟質合成ポリマー樹脂から成ることを特徴
   とする特許請求の範囲第３７項に記載の回路。 ０１　軟質合成ポリマー樹脂が耐熱ポリイミド樹脂から
   成ることを特徴とする特許請求の範囲第３８項に記載の
   回路。 −耐熱ポリイミド樹脂がカプトンであることを特徴とす
   る特許請求の範囲第３９項に記載の回路０ １４１）　一方の表面に接着剤を有し、その結果他の物
   体の表面に貼付けられ得ることを特徴とする特許請求の
   範囲第２５項に記載の回路。 輪　物体に該物体の電子ラベルとして取付けられ、その
   際セット可能フィルムは前記物体に関する情報を記憶す
   るべくプログラムされることを特徴とする特許請求の範
   囲第２５項に記載の回路。 ■　セット可能フィルムの少なくとも大半部が所与の上
   側及び下側アドレスラインの一方の上に位置し、かつそ
   のラインから少なくとも絶縁材料によって絶縁されてい
   ることを特徴とする特許請求の範囲第２５項に記載の回
   路。 −セット可能フィルムが相変（ｂ可能材料から成り、前
   記材料はその導電性が第一の導電状態を取る第一の相か
   ら第二の導電状態を取る第二〇相に、該材料自体への放
   射−の入射によってセットされ得ることを特徴とする特
   許請求の範囲第２６項に記載の回路。 に）相変化可能材料が実質的に第二の相から第一の相に
   リセットされ得ないことを特徴とする特許請求の範囲第
   ４４項に記載の回路。 θ傍　相変イし可能材料が第二の相から第一の相にリセ
   ットされ得ることを特徴とする特許請求の範囲第４４項
   に記載の回路。 ０７１　相変イし可能材料がその第一の相においてアモ
   ルファス半導体材料であることを特徴とする特許請求の
   範囲第４４項に記載の回路。 （至）相変Ｅ可能材料がカルコゲン化物材料を含むこと
   を特徴とする特許請求の範囲第４４項に記載の回路。 ＋４１　カルコゲン化物材料が式Ｔ’ｅ＋ｒ＊ｓｔ（ト
   ）＊番ｓｂ＊を有する材料を含むことを特徴とする特許
   請求の範囲第４８項に記載の回路。 （至）基板と、基板上にデポジットされた半導体材料か
   ら成る複数個の回路デバイスと、回路デノくイス同士を
   電気的に接続する、基板上に形成された複数個の導電手
   段とを有する集積回路であって、基板が実質的に軟質合
   成ポリマー樹脂から成る可撓性基板であることを特徴と
   する集積回路。 岐　軟質合成ポリマー樹脂が実質的に耐熱ポリイミド樹
   脂から成ることを特徴とする特許請求の範囲第５０項に
   記載の回路。 （２）耐熱ポリイミド樹脂がカプトンであることを特徴
   とする特許請求の範囲第５１項に記載の回路。 輪　回路デバイスが少なくとも１個の水平な半手段を有
   することを特徴とする特許請求の範囲第５０項に記載の
   回路。 （財）複数個の導電手段が複数本の下側導電アドレスラ
   インと、これらの下側アドレスライン上を横切る複数本
   の上側導電アドレスラインとを含み、複数個の回路デバ
   イスは、各々下側アドレスラインと上側アドレスライン
   との間に電気的に接続された複数個の整流手段を含むこ
   とを特徴とする特許請求の範囲第５３項に記載の回路。 （至）回路デバイスがプログラムエネルギの印加によっ
   てその導電性を一つの導電状態から別の導電状態にセッ
   トされ得るセット可能材料から成るセット可能手段を更
   に含み、このセット可能手段は１本の下側アドレスライ
   ンと１本の上側アドレスラインとの間に１個の整流手段
   と共に電気的に直列に接続されていることを特徴とする
   特許請求の範囲第５４項に記載の回路。 御　アドレスデコード手段が設けられておシ、この手段
   は集積回路外部の回路網が選択され得る複数本の下側ア
   ドレスラインの１本と選択され得る複数本の上側アドレ
   スラインの１本との間に選択的に電圧または電流を、選
   択された上側及び下側アドレスライン間に接続された整
   流手段に順バイアスが１６ｓかるように印加することを
   可能にし、その際前記外部回路網は選択され得る複数本
   の上側及び下側アドレスラインそれぞれと個別に接続さ
   れ得なくともよいことを特徴とする特許請求の範囲第５
   ５項に記載の回路。 （ロ）　アドレスデコード手段が下側アドレスラインの
   幾本かと上側アドレスラインの幾本かとを含み、それら
   のラインは各々二進アドレスのビットかまたは該ビット
   の反転ビットに対応する二進信号を受信するべく接続さ
   れたデコーダ入力ラインとして機能し、 アドレスデコード手段はまたデコーダ入力ラインと、該
   ラインと交叉するアドレスラインの幾本かとの間に接続
   された複数個の整流手段をも含み、デコーダ入力ライン
   と交叉するアドレスラインの幾本かはインピーダンスを
   介して基準電位と接続され、かつ前記整流手段を介して
   デコーダ入力ラインとも接続されておシ、これらのアド
   レスラインは各々前記のような接続によって、一群のデ
   コーダ入力ラインに与えられるアドレスビットとその反
   転ビットの組合せをデコードして、選択された回路デバ
   イスをアドレスするべく交叉アドレスラインのうちの選
   択された１本に所望の電圧または電流が印加されること
   を実現し得る論理ゲートを構成している ことを特徴とする特許請求の範囲第５６項に記載の回路
   。 輔　アドレスデコード手段の整流手段並びにアドレスデ
   コード手段によってアドレスされるべき回路デバイスの
   整流手段が共に少なくとも１個の通常のようにデポジッ
   トされ九アモルファス半導体材料層から成ることを特徴
   とする特許請求の範囲第５７項に記載の回路。 −一方の表面に接着剤を有し、その結果他の物体の表面
   に貼付けられ得ることを特徴とする特許請求のＳ囲第５
   ０項に記載の回路。 −物体に該物体の電子ラベルとして取付けられ、その際
   回路デバイスがプログラム可能な記憶手段を含んでおり
   、この記憶手段は前記物体に関する情報を記憶するべく
   プログラムされることを特徴とする特許請求の範囲第５
   ０項に記載の回路。