JPS60261213A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパルス発生回路に係り、特にＶＴＲ編集用パイ
フェーズ変調方式のタイムコードの復調に必要なウィン
ドパルスを発生する回路に関する。

従来の技術 従来よりＶＴＲにおいて電子編集を行なう場合には、高
速再生による画像検索や低速再生によるシーンの確認な
どの種々の変速再生をするが、磁気テープの絶対番地と
してタイムコードが記録されている場合は、自動編集の
編集精度や信頼性を向上し得る。このＶＴＲ編集用タイ
ムコードとしては、米国の映画テレビ技術者協会（ＳＭ
ＰＴＥ）によって規格化された、磁気テープ上のオーデ
ィオキュートラック、オーディオトラックに記録され再
生されるバイラニーズマーク変調方式のタイムコードが
用いられる。ここで、バイフェーズマーク変調方式は、
ビット情報（データ）が′１″のときはビット周期Ｔの
半分の所で極性が反転すると共に、°“０″、“１″の
いずれの場合も各ビット周期の始めで必ず１回反転させ
る変調方式で、磁化の最小反転間隔はＴ／２で、最大反
転間隔は王である変調方式であることは周知の通りであ
る。

従って、上記のタイムコードは少なくとも各ビットの初
めでトランジション（レベル変化）を起こし、そのトラ
ンジションを検出して得たパルス（トランジションパル
ス又はエツジ検出パルス）から、ウィンドパルスを用い
てクロック成分を抽出し、更にそのクロックの中間での
トランジションの有無を検出することにより、ビット情
報の復調ができる。

従来、上記のタイムコードを復調するためには、アナロ
グ信号として処理する方式とディジタル信号として処理
する方式の２つの方式が考□えられてきた。前者はシリ
アルに伝送されるタイムコードからウィンドパルスを検
出して鋸歯状波を生成し、この波形の中のトランジショ
ンの有無を判定してビットＩＩ　Ｑ　ＩＩ　、１１１１
＋を復調する方式である。これに対して、後者は十分高
い周波数でタイムコードをサンプリングし、この処理に
よってウィンドパルスを生成して、ウィンドパルスの中
のトランジションの有無を検出してビットのＩＱＩＺ１
′１″を復調する方式である。この２つの方式の中では
、現在、高精度の得られる後者のディジタル信号処理を
利用した方式が使用されることが多い。

第７図は上記のディジタル信号処理を利用した、本出願
人が先に特願昭５８−１０６４８５号にて提案したパル
ス発生回路の一例の回路系統図を示す。同図中、入力端
子１に入来したタイムコードはエツジ検出回路２に供給
され、ここでその立上りと立下りの両エツジが検出され
た後、ゲート回路３及び条件設定回路４に夫々供給され
る。ゲート回路３は条件設定回路４の出力信号をゲート
パルスとして供給され、初期状態（例えばＶＴＲの磁気
テープが所定の走行速度に達する前の状態）では、エツ
ジ検出回路２の出力エツジ検出パルスを無条件で選択出
力させ、定常状態においてはドロップアウト発生期間を
除き、出力ウィンドパルスに基づいてエツジ検出パルス
をゲート出力する。

ゲート回路３より取り出されたエツジ検出パルスはイン
バータ５により極性反転されてカウンタ６のクリア端子
に供給される一方、ラッチ回路７にラッチパルスとして
供給される。一方、発振器８より取り出された高周波の
発振パルスはエツジ検出回路２．カウンタ６及び９に夫
々供給される。

カウンタ６の計数値を示すｎビットディジタル信号はラ
ッチ回路７に供給され、ここでラッチされた後、その出
力端子よりしＳＢ（リースト・シグニフイカント・ビッ
ト）方向に２ビツトシフトされたｎビットディジタル信
号が取り出されて比較器１０に供給される。従って、ラ
ッチ回路７の出力信号はカウンタ６の計数値の１／４を
示す。比較器１０はカウンタ６の計数値とラッチ回路の
出力信号とを夫々比較し、両者が一致したときに例えば
ローレベルとなるＴ／４ｉ１！延パルスを発生して、カ
ウンタ９をクリアする一方、インバータ１１を通してラ
ッチ回路１２に供給され、ラッチ回路１２をしてカウン
タ９のクリア直前の計数値をラッチさせる。

ラッチ回路１２からは入力ｎビットのディジタル信号を
そのＬＳＢ方向に１ビツトシフトされたｎビットディジ
タル信号、すなわちカウンタ９の計数値の１／２の値を
示す信号が取り出される。

比較器１３はカウンタ９及びラッチ回路１２の百出力信
号が供給され、両者が一致したときに、例えば一定期間
ローレベルの信号を出力する。ＲＳフリップフロップ１
４は比較器１０．１３の両出力信号がそのリセット端子
、セット端子に供給される。これにより、フリップフロ
ップ１４のＱ出力端子からは、ゲート回路３の出力エツ
ジ検出パルスの前縁からＴ／４（ただし、■は入力端子
１の入力タイムコードのビット周期）後に立下り、かつ
、ゲート回路３の出力エツジ検出パルスの前縁から３７
／４　（＝　（Ｔ／４）＋−（Ｔ／２））後に立上る、
周期Ｔの略対称方形波が取り出され、ウィンドパルスＷ
Ｐとして出力端子１５へ出力される一方、条件設定回路
４へ供給される。

発明が解決しようとする問題点 上記のパルス発生回路は、発振器８の出力発振パルスの
繰り返し周波数が入力タイムコードの上限周波数の２倍
以上の周波数に選定する必要があり、また精度向上のた
めにはこの発振周波数は高い方が望ましい。しかるに、
上記の発振周波数が短いと、同じ期間Ｔ内におけるカウ
ンタ６及び９の計数値が大となるから、カウンタ６及び
９として多くの計数値を計数できるものが必要となり、
またカウンタが２回路必要であるため、回路規模が大規
模となってしまい、回路の簡易化や将来の大規模集積回
路（’ＬＳＩ）化などの点で問題であった。

そこで、本発明はカウンタを単一回路で構成することに
より、上記の提案になるパルス発生回路の基本性能や回
路の安定性を失うことな（上記の問題点を解決したパル
ス発生回路を提供することを目的とする。

問題点を解決するための手段 第１図は本発明の構成を示すブロック系統図で、第７図
と同一構成部分には同一符号を付しである。

同図中、入力端子１に入来したパイフェーズ変調方式で
変調された入力パルス列はエツジ検出回路２を通してゲ
ート回路３及び条件段、定回路４に夫々供給される。ゲ
ート回路３及び条件設定回路４はゲート回路手段を構成
しており、前記した如く初期状態においてはエツジ検出
パルスを無条件で通過させ、定常状態においては出力ウ
ィンドパルスに基づいて上記エツジ検出パルスをゲーナ
出力。

する。ゲート回路３の出力パルスは後述する第１及び第
２の遅延回路手段２２及び２３に夫々ラッチパルスとし
て供給される一方、インバータ５及びＡＮＤ回路２０を
夫々通して単一のカウンタ２１のクリア端子ＣＬに印加
され、これをクリアする。

ＡＮＤ回路２０は第１の遅延回路手段２２の出力パルス
とインバータ５よりの極性反転エツジ検出パルスとの論
理積をとって得たパルスをカウンタ２１のクリア端子Ｃ
，Ｌへ供給する。ここで、定常状態時には、インバータ
５の出力パルスがハイレベルのときは第１の遅延回路手
段２２の出力パルスは後述する如くハイレベルとなって
いるから、少なくともインバータ５よりの極性反転エツ
ジ検出パルスによってカウンタ２１はクリアされる。

カウンタ２１は発振器８よりの高周波のパルスを計数し
、その計数値を示すｎビットディジタル信号を第１及び
第２の遅延回路手段２２及び２３の夫々に供給する。

第１の遅延回路手段２２は定常状態になると、入力端子
１の入力パルス列のビット周期Ｔの略０．２倍の期間遅
延された第１の遅延パルスを発生してＲＳフリップフロ
ップ２４のリセット端子ＲとＡＮＤ回路２０に夫々供給
する。このとき、定常状態では後述の如くインバータ５
の出力パルスはハイレベルとなっているため、上記第１
の遅延パルスはＡＮＤ回路２０を通してカウンタ２１の
クリア端子ＯＬに印加され、これをクリアする。

また、第２の遅延回路手段２３は定常状態になると、入
力端子１の入力パルス列のビット周期Ｔの略０．６倍の
期間遅延された第２の遅延パルスを発生し、これをフリ
ップフロップ２４のセット端子Ｓに印加する一方、第１
の遅延回路手段２２にもインヒビット解除信号として供
給する。これにより、フリップフロップ２４のＱ出力端
子からは、ゲート回路３の出力エツジ検出パルスの例え
ば前縁から約０．２Ｔ経過した時点で立下り、かつ、上
記前縁から約０．６７経過した時点で立上る方形波が取
り出され、この方形波はウィンドパルスとして出力端子
２５へ出力される一方、条件設定回路４へ供給される。

作用 第１の遅延回路手段２２はゲート回路３の出力エツジ検
出パルスの前縁でカウンタ２１の計数値をラッチし、ラ
ッチしたその計数値を示すｎビットディジタル信号をＬ
ＳＢ方向へ２ビツトシフトして得た、ラッチした計数値
の１／４倍の計数値のディジタル信号と、インバータ５
の出力パルスでクリアされた後のカウンタ２１からのデ
ィジタル信号とを夫々比較器にて比較し、両者が一致し
たときに一致信号を発生し、これを第１の遅延パルスと
して出力する。カウンタ２１はゲート回路３の出力エツ
ジ検出パルスの後縁でクリアされ、また上記第１の遅延
パルスでクリアされる。また、第２の遅延回路手段２３
はゲート回路３の出力エツジ検出パルスの前縁でカウン
タ２１の計数値をラッチし、ラッチしたその計数値を示
すｎビットディジタル信号をＬＳＢ方向へ１ビツトシフ
トして得た、ラッチしたＭ数値の１／２倍の計数値のデ
ィジタル信号と、カウンタ２１からのディジタル信号と
を夫々比較器にて比較し、両者が一致したときに一致信
号を発生し、これを第２の遅延パルスとして出力する。

この結果、カウンタ２１には第１の遅延パルス出力時点
からゲート回路３よりのエツジ検出パルス出力時点まで
の時間間隔が、ＶＴＲが早送りモード９巻戻しモードま
たは定常走行モード時でも発振器８の出力パルスを計数
する（サンプリングする）ことで常に計測され、第１の
遅延回路手段２２からはこの時間間隔の１／４倍の期間
（定常状態では約０．２Ｔの期間）、ラッチパルス入来
時点より遅延された第１の遅延パルスが取り出され、か
つ、第２の遅延回路手段２３からは上記時間間隔の３／
４　（＝’（１／２＞＋　（１／４））倍の期間（定常
状態では約０．６丁の期間）、ラッチパルス入来時点よ
り遅延された第２の遅延パルスが取り出される。これに
より、カウンタ２１は１個だけで、フリップフロップ２
４より所要のウィンドパルスを発生出力することができ
る。以下、本発明について実施例と共に更に詳細に説明
する。

実施例 第２図は本発明回路の一実施例の回路系統図を示す。同
図中、第１図と同一構成部分には同一符号を伺しである
。第２図において、入力端子１に入来した第３図（Ａ）
に示す如き被変調パルス（タイムコード信号）（まエツ
ジ検出回路２内のＤフリップフロップ２６のデータ入力
端子に供給される。ここで、入力被変調パルスは、第４
図（Ａ＞に示す周期２丁の対称方形波である例えば２．
４ｋＨｚの搬送波を、ディジタルデータでバイフェーズ
マーク変調して得られた同図（Ｂ）に示す如きパルス列
である。この被変調パルスは第４図（Ｂ）に示すように
、その波形上部に示すデータが”　１　”のときはビッ
ト周期下の中央部でトランジション（レベル変化）を生
じ、データが”　ｏ　”のときはビット周期Ｔ内ではト
ランジションは生ぜず、かつ、データがＩＱＩ＋　、１
１１１１に関係なく、常に各ビット周期Ｔの各開始位置
でトランジションを生ずる。

エツジ検出回路２は第２図に示すように、Ｄフリップフ
ロップ２６及び２７が２段縦続接続されており、かつ、
フリップフロップ２６及び２７の各Ｑ出力端子が２人力
排他的論理和回路２８の入力端子に各別に接続された構
成とされている。また、フリップフロップ２６及び２７
の各クロック端子には発振器８よりの高周波発振パルス
（例えば４ＭＨｚ　）が供給される。これにより、排他
的論理和回路２８からは、パノ〕端子１の入力被変調パ
ルスの立上り及び立下りの両エツジに位相同期して立上
り、かつ、発振器８の出力発振パルスの一周期分のパル
ス幅を有する、第３図（Ｂ）に示す如きエツジ（トラン
ジション）検出パルスが取り出され、ゲート回路３及び
条件設定回路４に夫々供給される。

条件設定回路４は上記エツジ検出パルスによりトリガさ
れる如きり（〜リガラブルな回路構成とされており、エ
ツジ検出パルスのパルス間隔が正規の状態になる定常状
態に達するまでの前記初期状態、又はドロップアウト発
生時には、常にハイレベルの信号を発生出力してゲート
回路３をゲート「開」状態として無条件にエツジ検出パ
ルスを通過させる。しかし、例えば、第５図（Ａ＞に示
すエツジ検出パルスが破線で示す位置で欠落したものと
すると、定常状態であってもビット周期Ｔの例えば２倍
以上の期間、エツジ検出パルスが入来しなかった場合は
、条件設定回路４内の時定数回路の充放電用コンデンサ
の端子電圧が第５図（Ｂ＞に示す如くスレシホールドレ
ベルＬ以下となるので、このレベルし以下となった時点
ｔｏで、条件設定回路４内のスイッチング信号が第５図
（Ｃ）に示す如く、ローレベルとなり、その出力信号を
ハイレベルとし、ゲート回路３をしてゲート「開」状態
とする。

一方、条件設定回路４は、ＶＴＲが定常状態にあるとき
は、前記充放電用コンデンサの端子電圧がスレシホール
ドレベルＬｉＸ上であるから、そ゛の内部のスイッチン
グ信号が第５図（Ｃ）のｔｏ以前の波形で示すように常
にハイレベルであり、これにより後述する第３図（Ｆ）
に示す如きウィンドパルスを通過させてゲート回路３へ
出力する。従って、定常状態時にはゲート回路３はウィ
ンドパルスのハイレベル期間のみゲート「開」状態とな
り、ウィンドパルスのローレベル期間は入力エツジ検出
パルスの通過を阻止する。従って、定常状態において第
３図（Ａ＞に示す如き被変調パルス（タイムコード信号
）が入力端子１に入来した場合は、ゲート回路３の出力
信号は同図（Ｃ）に示す如くになる。このゲート回路３
の出力信号は第１の遅延回路手段２２内のラッチ回路２
９及び第２の遅延回路手段２３内のラッチ回路３１に夫
々ラッチパルスとして供給される一方、インバータ５及
びＡＮＤ回路２０を夫々通してカウンタ２１のクリア端
子ＣＬに印加される。

カウンタ２１はそのクリア端子Ｃしに印加される信号が
ローレベルとなり、かつ、その直後にクロック端子に入
来する発振器８よりの発振パルスがローレベルからハイ
レベルに立上った時よりクリア状態となり、それ以降ク
リア端子ＣＬにローレベルの信号が入来している期間は
クリア状態を保持する。従って、カウンタ２１は第３図
（Ｃ）に示すゲート回路３のエツジ検出パルスのハイレ
ベルの期間、クリア状態とされる。カウンタ２１は発振
器８の出力発振パルスを計数して得たｎビットのディジ
タル信号（計数値）をラッチ回路２９．３１．比較器３
０及び３２に夫々供給する。

ラッチ回路２９は第３図（Ｃ）に示すエツジ検出パルス
の立上りでラッチされたカウンタ２１の計数値を示すｎ
ビットディジタル信号をＬＳＢ方向へ２ビツトシフトし
て得た、ラッチした計数値の１／４倍の計数値のｎビッ
トディジタル信号を出力する。一方、ラッチ回路３１は
上記第３図（Ｃ）に示すエツジ検出パルスの立上りでラ
ッチされたカウンタ２１よりのｎビットディジタル信号
を、ＬＳＢ方向へ１ビツトシフトして得た、ラッチした
計数値の１／２倍の計数値のｎビットディジタル信号を
出力する。

比較器３０及び３２は夫々例えばマグニチュード・コン
パレータにより構成されている。比較器３０はラッチ回
路２９より取り出されたカウンタ２１の計数値の１／４
の値と、カウンタ２１で現在計数中の値とを夫々比較し
て、両者が一致したときにローレベルの一致信号を発生
し、それを自らのインヒビット端子■に供給すると共に
、フリップフロップ２４のリセット端子とＡＮＤ回路２
０に夫々供給する。従って、比較器３０は一致信号出力
時点直後よりインヒビット状態となり、そのセット端子
Ｓにローレベルのセット信号が入力されてインヒビット
状態を解除され、その後にその二人万端子の入力値が共
に一致したときに再び一致信号を出力するが、インヒビ
ット状態時においては、たとえその二人万端子の入力値
が一致しても一致信号は出力せず、その出力信号はハイ
レベルの状態を保持する構成とされている。

比較器３２はラッチ回路３１でラッチされたカウンタ２
１の計数値の１／２の値と、カウンタ２１で現在計数中
の値とを夫々比較して、両者が一致したときにローレベ
ルの一致信号を発生し、それを７ソツプフロツプ２４の
セット端子Ｓに印加し、かつ、比較器３０のセット端子
Ｓに印加する。比較器３０はラッチ回路２９と共に第１
の遅延回路手段２２を構成しており、その出カ一致信号
はラッチ回路２９でラッチした値の約０．２倍の値に相
当する期間遅延した第１の遅延パルスとして出力される
。同様に、比較器３２はラッチ回路３１と共に第２の遅
延回路手段２３を構成しており、その出カ一致信号はラ
ッチ回路３１でラッチした値の約０．６倍の値に相当す
る期間遅延した第２の遅延パルスとして出力される。

上記の遅延時間について更に詳細に説明するに、仮にい
まカウンタ２１の計数値が、入力タイムコード信号のビ
ット周期Ｔのときに、ラッチ回路２９及び３１に夫々ラ
ッチされたものとする。また、入力端子１に定常状態の
タイムコードが入来するものとする。これにより、ラッ
チ回路２９から比較器３０にＴ／４なる値のディジタル
信号が供給され、かつ、ラッチ回路３１から比較器３・
２にＴ／２なる値のディジタル信号が供給される。

また、ラッチ回路２９．３１のラッチの直後でカウンタ
２１がクリアされ、この第１のクリア時点よりＴ／４な
る期間経過した時点で比較器３０より一致信号が出力さ
れてカウンタ２１が再びクリアされる。

このカウンタ２１の第２のクリア時点よりＴ／４経過す
ると比較器３０の二人力信号の値は夫々一致するが、比
較器３０はインヒビット状態にあるから一致信号を出力
せず、第２のクリア時点よりＴ／２経過した時点（第１
のクリア時点より３Ｔ／４経過した時点）で比較器３２
より一致信号が出力され、比較器３０はインヒビット状
態を解除される。そして１．第２のクリア時点より３Ｔ
／４（第１のクリア時点よりＴ）経過すると、ゲート回
路３よりエツジ検出パルスが出力され、これによりラッ
チ回路２９及び３１にそのときのカウンタ２１の計数値
３Ｔ／４がラッチされた後、カウンタ２１がクリアされ
る。従って、ラッチ回路２９から比較器３０に３Ｔ／１
６なる値のディジタル信号が供給され、かつ、ラッチ回
路３１がら比較器３２に３Ｔ／８なる値のディジタル信
号が供給される。これにより、上記と同様にして、上記
の第３のクリア時点より３７／１６（→ρ、１９丁）経
過した時点で比較器３０より一致信号が出力されてカウ
ンタ２１がクリアされる。このカウンタ２１の第４のク
リア時点より３Ｔ／８経過した時点（第３のクリア時点
より９Ｔ／１６、すなわち約０．５６　Ｔ経過した時点
）で比較器３２より一致信号が出力される。そして、第
４のクリア時点より１３Ｔ／１６（第３のクリア時点よ
り王）経過した時点でゲート回路３よりエツジ検出パル
スが出力されるので、ラッチ回路２９．３１がカウンタ
２１のそのときの計数値１３Ｔ／１６をラッチし、その
直後にカウンタ２１がエツジ検出パルスによりクリアさ
れる。

以下、上記と同様の動作が繰り返され、ラッチ回路２つ
から比較器３０へ供給されるディジタル信号の値は最終
的には約０．２Ｔに収束し、またラッチ回路３１から比
較器３２へ供給されるディジタル信号の値は約０．４Ｔ
に収束する。これにより、比較器３０からは第３図（Ｄ
）に示す如く、ゲート回路３の出力エツジ検出パルスの
パルス間隔Ｔの約０．２倍の期間、該エツジ検出パルス
の出力時点より遅延された第１の遅延パルスが取り出さ
れ、一方、比較器３２からは同図（Ｅ）に示す如く、ゲ
ート回路３の出力エツジ検出パルスのパルス間隔Ｔの約
０．６倍の期間、該エツジ検出パルスの出力時点より遅
延された第２の遅延パルスが取り出される。

これにより、この第１．第２の遅延パルスがそのリセッ
ト、セット端子に供給されるフリップ７０ツブ２４のＱ
出力端子からは、第３図（Ｆ）に示す如く、ゲート回路
３からエツジ検出パルスが取り出された時点より約０．
２Ｔ後に立下り、ローレベル期間が約０．４Ｔで、かつ
、ハイレベル期間が約０．６Ｔの周期Ｔのパルス（方形
波）が取り出される。このパルスはウィンドパルスとし
て出力端子２５へ出力される一方、条件設定回路４へ出
力される。このウィンドパルスは第３図（Ａ）。

（Ｆ）かられかるように、そのハイレベル期間内に入力
被変調パルス（タイムコード）の立上りエツジが存在す
る位相関係にある。

次に、このようにし−Ｃ発生されたウィンドパルスを用
いてバイフェーズマーク変調された被変調パルスを復調
する復調回路について説明する。第６図はこの復調回路
の一例の回路系統図を示す。

同図中、入力端子３４に入来したバイフェーズマーク変
調されたタイムコード信号はエツジ検出回路３５を通し
て２人力ＡＮＤ回路３６及び３７の各一方の入力端子に
夫々供給される。一方、前記したパルス発生回路により
発生されたウィンドパルスは入力端子３８に入来し、更
にインバータ３９により極性反転された後ＡＮＤ回路３
６の他方の入力端子に印加され、また極性反転されるこ
となく直接にＡＮＤ回路３７の他方の入力端子とシフト
レジスタ４１のクロック端子に夫々印加される。

これにより、ＡＮＤ回路３６からは入力タイムコード信
号のビット周期Ｔの中間にトランジションがある場合に
そのトランジションに位相同期したエツジ検出パルスが
取り出されてＲＳフリツプフＯツブ４０をセット状態と
する。また、ＡＮＤ回路３７からは入力タイムコード信
号のビット周期Ｔの各始端位置のエツジ検出パルス（ク
ロック成分）が取り出されてフリップフロップ４０をリ
セット状態とする。従って、フリップフロップ４０のＱ
出力端子からは入力タイムコード信号のデータに対応し
た２１１１ｉ信号が取り出され、次段のシフトレジスタ
４１のデータ入力端子にシリアルに入力される。

シフトレジスタ４１はそのデータ入力端子に印加された
信号を、そのクロック端子に印加されるウィンドパルス
の立上りエツジでサンプリングして得たデータをウィン
ドパルスの入来毎に順次シフトし、そのｍビットの出力
端子よりｍ個のデータを並列に出力する。シフトレジス
タ４１により直並列変換されて取り出されたｍビットの
ディジタル信号は復調信号として出力端子４３へ出力さ
れる一方、シンクワード検出回路４２に供給され、ここ
でシンクワードが検出される。シンクワードの検出信号
はシフトレジスタ４１をクリア状態とする。

なお、本発明は上記の実施例に限定されるものではなく
、例えばビデオ信号に限らずディジタル信号を利用して
音楽信号を録再するディジタルオーディオシステムなど
のテープ、ディスク等のタイムコードにも適用すること
ができる。更にバイフェーズスペース変調方式などの他
のバイフェーズ変調方式で変調された被変調パルスに適
用することができる。

発明の効果 上述の如く、本発明によれば、単一のカウンタを使用し
てウィンドパルスを発生するように構成したので、その
計数入力端子に印加される発振器よりのクロックパルス
の繰り返し周波数を高くしても、カウンタを２個使用す
る従来回路に比し、簡単、かつ、安価に構成することが
でき、よって、将来の大規模集積回路化への実現化も容
易であり、更に特にタイムコード信号復調回路を安定か
つ確実に動作させ得るウィンドパルスを発生することが
できる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明回路の構成を示すブロック系統図、第２
図は本発明回路の一実施例を示す回路系統図、第３図乃
至第５図は夫々第２図図示回路系統の動作説明用信号波
形図、第６図はタイムコード信号復調回路の一例を示す
回路系統図、第７図は本出願人が先に提案したパルス発
生回路の一例を示す回路系統図である。 １．３４・・・タイムコード入力端子、２．３５・・・
エツジ検出回路、３・・・ゲート回路、４・・・条件設
定回路、６，９．２１・・・カウンタ、７．１２，２９
゜３１・・・ラッチ回路、８・・・発振器、１０，１３
゜３０．３２・・・比較器、１４，２４．４０・・・Ｒ
Ｓフリップ７０ツブ、１５．２５・・・ウィンドパルス
出力端子、２２・・・第１の遅延回路手段、２３・・・
第２の遅延回路手段、３８・・・ウィンドパルス入力端
子、４３・・・復調データ出力端子。

Claims (1)

【特許請求の範囲】
1. パイフェーズ変調方式で変調された入力パルス列のクロ
   ック成分を扱き出すためのウィンドパルスを発生するパ
   ルス発生回路であって、上記入力パルス列の立上り及び
   立下りの両エツジを検出して得たエツジ検出パルスが供
   給され、初期状態においては該エツジ検出パルスを無条
   件で通過させ、定常状態では上記ウィンドパルスに基づ
   いて該エツジ検出パルスをゲート出力するゲート回路手
   段と、少なくとも該ゲート回路手段の出力パルスの反転
   出力でクリアされる単一のカウンタと、該カウンタにク
   ロック信号を供給する発振器と、該ゲート回路手段の出
   力パルスにより該カウンタの出力計数値をラッチし、該
   ラッチした計数値の略１／４の値と該ゲート回路手段の
   出力パルスの反転出力でクリアされた後の該カウンタの
   出力計数値とを夫々比較し、両者が一致したときに前記
   入力パルス列の該ラッチ直前のパルス間隔の略０．２倍
   の期間遅延された第１の遅延パルスを出力して該カウン
   タをクリアする第１の遅延回路手段と、該ゲート回路手
   段の出力パルスにより該カウンタの出力計数値をラッチ
   し、該ラッチした計数値の略１／２の値と該カウンタの
   出力計数値とを夫々比較し、両者が一致したときに前記
   入力パルス列の該ラッチ直前のパルス間隔の略０．６倍
   の期間遅延された第２の遅延パルスを出力する第２の遅
   延回路手段と、該第１及び第２の遅延パルスが交互に入
   来したとき交互に極性を反転される出力パルスを前記ウ
   ィンドパルスとして発生出力する回路とよりなることを
   特徴とするパルス発生回路。