JPS60262075A - ロランｃ受信機 - Google Patents
ロランｃ受信機Info
- Publication number
- JPS60262075A JPS60262075A JP11880284A JP11880284A JPS60262075A JP S60262075 A JPS60262075 A JP S60262075A JP 11880284 A JP11880284 A JP 11880284A JP 11880284 A JP11880284 A JP 11880284A JP S60262075 A JPS60262075 A JP S60262075A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- signal
- data
- loran
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S1/00—Beacons or beacon systems transmitting signals having a characteristic or characteristics capable of being detected by non-directional receivers and defining directions, positions, or position lines fixed relatively to the beacon transmitters; Receivers co-operating therewith
- G01S1/02—Beacons or beacon systems transmitting signals having a characteristic or characteristics capable of being detected by non-directional receivers and defining directions, positions, or position lines fixed relatively to the beacon transmitters; Receivers co-operating therewith using radio waves
- G01S1/08—Systems for determining direction or position line
- G01S1/20—Systems for determining direction or position line using a comparison of transit time of synchronised signals transmitted from non-directional antennas or antenna systems spaced apart, i.e. path-difference systems
- G01S1/24—Systems for determining direction or position line using a comparison of transit time of synchronised signals transmitted from non-directional antennas or antenna systems spaced apart, i.e. path-difference systems the synchronised signals being pulses or equivalent modulations on carrier waves and the transit times being compared by measuring the difference in arrival time of a significant part of the modulations, e.g. LORAN systems
- G01S1/245—Details of receivers cooperating therewith, e.g. determining positive zero crossing of third cycle in LORAN-C
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Position Fixing By Use Of Radio Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ロランＣ受信機に関し、特に高速にサンプ
リングデータの記憶を行なわせるための改良に関する。
リングデータの記憶を行なわせるための改良に関する。
（発明の背景）
ロランＣは、主局のロランパルスに対する従局のロラン
パルスの受信遅延時間に基づいて主局と従局の２定点か
らの距離をめて現在位置を測定している。
パルスの受信遅延時間に基づいて主局と従局の２定点か
らの距離をめて現在位置を測定している。
上記受信遅延時間は、各受信パルス中の搬送波 ６の特
定サイクル（一般に第３サイクル目の搬送波）を検出し
、この特定サイクルを追尾することによりめている。
定サイクル（一般に第３サイクル目の搬送波）を検出し
、この特定サイクルを追尾することによりめている。
従来、この特定サイクルを検出するために、例サンプリ
ングパルスを発生させ、このサンプリングパルスによっ
て２．５μｓｅｃ毎にかつ複数回受信パルそをリーンプ
リングし、このサンプリングデータに基づき所定の演算
処理を行ない、特定サイクルを検出する構成とした装置
がある。 ゛その具体例どして、例えば特開昭５２−１
４６２９２号公報に示されるものがある。これは、上記
高速のサンプリングデータをシフトレジスタを介して順
次一時記憶するとともに、シフ１〜レジスタ内の複数ビ
ットを用いて位置計測をする構成となっている。
ングパルスを発生させ、このサンプリングパルスによっ
て２．５μｓｅｃ毎にかつ複数回受信パルそをリーンプ
リングし、このサンプリングデータに基づき所定の演算
処理を行ない、特定サイクルを検出する構成とした装置
がある。 ゛その具体例どして、例えば特開昭５２−１
４６２９２号公報に示されるものがある。これは、上記
高速のサンプリングデータをシフトレジスタを介して順
次一時記憶するとともに、シフ１〜レジスタ内の複数ビ
ットを用いて位置計測をする構成となっている。
しかしながら、ロ７ピＣ受信−１：’＋ｇ サン’７
！Ｊ ＞ １７回数を多く必要とするため、上記鰐来例
構成によれば、多数のシフトレジスタを必要とすること
どなり、構成が複雑となる。
！Ｊ ＞ １７回数を多く必要とするため、上記鰐来例
構成によれば、多数のシフトレジスタを必要とすること
どなり、構成が複雑となる。
一方、マイクロコンビニｌ−夕を用いるサンプリー ン
グ装置も１１２案されているが、メモリをアクセスして
大ｍのＶンプリングデータの書込を行なうためには、２
．！５μｓｅｃという高速で処理を実行する必要があり
、通常のマイクロコンピュータにおいては処理時間上困
難である（通常８ビツトマイクロコンビコータでは１命
令の処理に１〜３μＳｅＣ必要）。また、高速データ転
送が可能なマイクロコンピュータを使用することも考え
られるが、非常に高価なも□のとなり、実用的でない。
グ装置も１１２案されているが、メモリをアクセスして
大ｍのＶンプリングデータの書込を行なうためには、２
．！５μｓｅｃという高速で処理を実行する必要があり
、通常のマイクロコンピュータにおいては処理時間上困
難である（通常８ビツトマイクロコンビコータでは１命
令の処理に１〜３μＳｅＣ必要）。また、高速データ転
送が可能なマイクロコンピュータを使用することも考え
られるが、非常に高価なも□のとなり、実用的でない。
（発明の目的）
この発明の目的は、簡里かつ安価な構成でもって高速に
サンプリングデータの記憶処理をすることができるロラ
ンＣ受信機を提供することにある。
サンプリングデータの記憶処理をすることができるロラ
ンＣ受信機を提供することにある。
（発明の構成）
この発明は、上記目的を達成するために、マイ、クロ」
ンぐコータとは別個にメモリへの書込回路を設ジノ、ロ
ランｌＣ信号のす゛ンプリングデータをマイクロコンピ
ュータを介ざず直接メモリに書込むようにしたことを特
徴とする。
ンぐコータとは別個にメモリへの書込回路を設ジノ、ロ
ランｌＣ信号のす゛ンプリングデータをマイクロコンピ
ュータを介ざず直接メモリに書込むようにしたことを特
徴とする。
（実施例の説明）
第１図は、この発明の一実施例の電気的構成を示すブ［
］ツク図である。同図は、本実施例装置の ）サンプリ
ング系を示す図であり、モの他の構成部分は公知のもの
として省略する。また、マイクロコンピュータ（以−ト
、ＣＰ’ＬＪとする）６は、ＲＡＭから読込んだデータ
に基づいで１．位置計測のための演幹を行なうとともに
、各回路の制御を行なう。
］ツク図である。同図は、本実施例装置の ）サンプリ
ング系を示す図であり、モの他の構成部分は公知のもの
として省略する。また、マイクロコンピュータ（以−ト
、ＣＰ’ＬＪとする）６は、ＲＡＭから読込んだデータ
に基づいで１．位置計測のための演幹を行なうとともに
、各回路の制御を行なう。
同図において、リミッタ回路３は、受信アンテナ１で受
信された信号を高周波増幅器２を介して入力し、この受
信信号を所定のスレッショルドレベルを基準として０″
ど゛′１″１″のデジタルパルス信号とする回路である
。、。
信された信号を高周波増幅器２を介して入力し、この受
信信号を所定のスレッショルドレベルを基準として０″
ど゛′１″１″のデジタルパルス信号とする回路である
。、。
ラッチ回路４は、上記デジタルパルス信号をプリセット
カウンタ１５から供給されるサンプリングパルスによっ
てサンプ・・リングし、このサンプリングデータＳｄを
シフトレジスタ５へ出力する回路・で・ある。 。
カウンタ１５から供給されるサンプリングパルスによっ
てサンプ・・リングし、このサンプリングデータＳｄを
シフトレジスタ５へ出力する回路・で・ある。 。
、 シフ１〜レジスタ５は、４ｉビツトのシフトレジス
タであり、上記サンプリンタデータ５ｄを順次シフトさ
せ、プリヒツトカウンタ１６からパラレルアウト信号が
供給されるのに応答して、この４ビツトサンプリング、
データをＲＡＭ７へ出力するものである。 、 。
タであり、上記サンプリンタデータ５ｄを順次シフトさ
せ、プリヒツトカウンタ１６からパラレルアウト信号が
供給されるのに応答して、この４ビツトサンプリング、
データをＲＡＭ７へ出力するものである。 、 。
ＲＡＭ７は、上記サンプリングデータＳｄをアドレスデ
コーダが指定づるアドレスに順次格納するものである。
コーダが指定づるアドレスに順次格納するものである。
クロック発生回路１１は、【］ランＣ信号の搬送波に同
期して、クロ・ツク信号を発生し、このクロック信号を
プリセットカウンタ１２〜１５へ供給するものである。
期して、クロ・ツク信号を発生し、このクロック信号を
プリセットカウンタ１２〜１５へ供給するものである。
プリセットカウンタ１２は、主従局のＤランＣ信号の初
期捕捉に基づイいてＣＰＬＪ６から出力されるプリセッ
トデータによりプリセットされ、第２図（、Ｂ ）に示
すように、主局と従局のＤランＣ信号に対して、各々の
送信周期に同期して１本ずつパルスＢを出、力し、この
パルスＢをプリセットカウンタ１３へ供給するものであ
る。
期捕捉に基づイいてＣＰＬＪ６から出力されるプリセッ
トデータによりプリセットされ、第２図（、Ｂ ）に示
すように、主局と従局のＤランＣ信号に対して、各々の
送信周期に同期して１本ずつパルスＢを出、力し、この
パルスＢをプリセットカウンタ１３へ供給するものであ
る。
プリセットカウンタ１３は、パルスＢの入力に応答して
１ ＠ｓｅｃ間隔の８本のパルスＣ（主局および従局の
８本のロランパルスに対〆）を出力する（第２図（Ｃ）
）。
１ ＠ｓｅｃ間隔の８本のパルスＣ（主局および従局の
８本のロランパルスに対〆）を出力する（第２図（Ｃ）
）。
プリセットカラン・、り１４は、パルスＣの入力に応答
して１０μｓｅｃ間隔の１２本のパルスＦを出力する（
第２図（Ｆ））。
して１０μｓｅｃ間隔の１２本のパルスＦを出力する（
第２図（Ｆ））。
プリヒツトカウンタ１５は、パルスＦの入力に応答して
２．５μｓｅｃ間隔の４本のパルスＧを発生させ（第２
図＜Ｇ＞−＞ 、このパルスＧをサンプリングパルスと
して供給する。
２．５μｓｅｃ間隔の４本のパルスＧを発生させ（第２
図＜Ｇ＞−＞ 、このパルスＧをサンプリングパルスと
して供給する。
プリセットカウンタ１６は、上記サンプリングパルスＧ
の４パルスカウシト毎に１パルスｐｃを発生し、シフト
レジスタへパラレルアウト信号として供給するとともに
、アドレスデコーダへも供給する。
の４パルスカウシト毎に１パルスｐｃを発生し、シフト
レジスタへパラレルアウト信号として供給するとともに
、アドレスデコーダへも供給する。
アドレスデコーダ１８は、プリセットカウンタ１６ ｈ
ｓ ＋ら出力されるタイミングパルスが到来する毎にそ
のパルス数をカウントし、このカウントデータに対応す
るＲＡＭ７のアドレスデータにデコードして出ツノする
ものである。 □ 切替スイッチ１９は、ＣＰｔＪ６からのアドレス信号と
アドレスデコーダからのアドレス信号の切ゝ 替を行な
うためのスイッチであり、ＲＡＭ７にサンプリングデー
タを記憶させるときには、アドレスデコーダ１８側に切
り替わり、ＲＡＭ７がらＣＰ ｔＪ ６にサンプリング
データを読込むときにはＣＰＵ６側に切り替わるもので
ある。
ｓ ＋ら出力されるタイミングパルスが到来する毎にそ
のパルス数をカウントし、このカウントデータに対応す
るＲＡＭ７のアドレスデータにデコードして出ツノする
ものである。 □ 切替スイッチ１９は、ＣＰｔＪ６からのアドレス信号と
アドレスデコーダからのアドレス信号の切ゝ 替を行な
うためのスイッチであり、ＲＡＭ７にサンプリングデー
タを記憶させるときには、アドレスデコーダ１８側に切
り替わり、ＲＡＭ７がらＣＰ ｔＪ ６にサンプリング
データを読込むときにはＣＰＵ６側に切り替わるもので
ある。
フリップフロップ２０は、上記スツチ１９の切替を行な
うものであり、ＣＰＵ６にインタラブド信号が入力する
と、ＣＰ Ｕ ６から反転指令信号が出力されるのに応
答して上記スイッチ１９をＣＰｕ６側に切替えるもので
ある。
うものであり、ＣＰＵ６にインタラブド信号が入力する
と、ＣＰ Ｕ ６から反転指令信号が出力されるのに応
答して上記スイッチ１９をＣＰｕ６側に切替えるもので
ある。
遅延回路２１は、ロランＣ信号１局分のサンプリングデ
ータの記憶に要する時間だけ上記プリセラ１−カウンタ
１２の出力信号を遅延させ、インクラブド信号としてＣ
ＰＵ６へ供給する回路である。
ータの記憶に要する時間だけ上記プリセラ１−カウンタ
１２の出力信号を遅延させ、インクラブド信号としてＣ
ＰＵ６へ供給する回路である。
次に、この実施例装置の動作につい−で説明する。
ロランＣ信号は、第２図（△）に示すように、主局Ｍの
パルスは、１ｍ５ｅｃ間隔の８本のパルスと主局従局判
別用の１本のパルスとの計９本のパルスからなり、また
従局Ｓ＋ 、Ｓ’２のパルスは１ｍ５ｅｃ間隔の８本の
パルスから構成されており、日本近辺では、１周１’ｌ
ｌ（、ＧＲＩ）は９９ 、７１１１ｓｅｃテある。 ｉ 今、例えば第２図（Ｄ）のロランパルスの拡大図に示す
ように、ロランパルス中の搬送波のＡ点を初期捕捉した
とすると、まずＣＰｔＪ６からプリセットカウンタ１２
〜１５へ前記所定のタイミングでプリセットデータが供
給される。
パルスは、１ｍ５ｅｃ間隔の８本のパルスと主局従局判
別用の１本のパルスとの計９本のパルスからなり、また
従局Ｓ＋ 、Ｓ’２のパルスは１ｍ５ｅｃ間隔の８本の
パルスから構成されており、日本近辺では、１周１’ｌ
ｌ（、ＧＲＩ）は９９ 、７１１１ｓｅｃテある。 ｉ 今、例えば第２図（Ｄ）のロランパルスの拡大図に示す
ように、ロランパルス中の搬送波のＡ点を初期捕捉した
とすると、まずＣＰｔＪ６からプリセットカウンタ１２
〜１５へ前記所定のタイミングでプリセットデータが供
給される。
これに伴ってプリレットカウンタ１２では、クロック発
生回路１１からのクロック信号ＯＬを力ラン１−シ、第
２図（Ｅ）に示すように前記初期捕捉点Ａの例えば１２
０μｓｅｃ前方にパルスＢを出ノＪする。
生回路１１からのクロック信号ＯＬを力ラン１−シ、第
２図（Ｅ）に示すように前記初期捕捉点Ａの例えば１２
０μｓｅｃ前方にパルスＢを出ノＪする。
このパルスＢがプリセットカウンタ１３へ入力されると
、このプリセラ］・カウンタ１３からはロランパルスＭ
おＪ：びＳ ＋ ｌ ＄２に対応づる１ ｍ５ｅｃ間隔
の８木のパルス列Ｃ（第２図（Ｃ））を出力し、次にプ
リレットカウンタ１４′ｃは、このパルス列Ｃが入力さ
れると１０μｓｅｃ間隔の１２本のパルス列１：を出力
する。そし−【、プリセットカウンタ１ ：＞ ”Ｃ：
は、前記パルスＦの入力に応じて２゜５μＳ （！ Ｃ
間隔のパルス５ＩＪＧ（第２図（Ｇ））をサンプリング
パルスとしてラッチ回路４へ出ツノするとともに、プリ
セットカウンタ１Ｇへ供給覆る。
、このプリセラ］・カウンタ１３からはロランパルスＭ
おＪ：びＳ ＋ ｌ ＄２に対応づる１ ｍ５ｅｃ間隔
の８木のパルス列Ｃ（第２図（Ｃ））を出力し、次にプ
リレットカウンタ１４′ｃは、このパルス列Ｃが入力さ
れると１０μｓｅｃ間隔の１２本のパルス列１：を出力
する。そし−【、プリセットカウンタ１ ：＞ ”Ｃ：
は、前記パルスＦの入力に応じて２゜５μＳ （！ Ｃ
間隔のパルス５ＩＪＧ（第２図（Ｇ））をサンプリング
パルスとしてラッチ回路４へ出ツノするとともに、プリ
セットカウンタ１Ｇへ供給覆る。
一方、アンテナ１によって受信されたロランＣ信号は、
高置□波増幅器２４５よびリミゲタ回路３を介して１１
Ｑ １１ 、 １１１ ＩＩのデジタル信号となり、
ラッチ回路４へ供給される。
高置□波増幅器２４５よびリミゲタ回路３を介して１１
Ｑ １１ 、 １１１ ＩＩのデジタル信号となり、
ラッチ回路４へ供給される。
次に、ラッチ回路４にｄ３いて−り記デジタル化された
受信化シ）は上記サンプリングパルスＧによってサンプ
リングされる゛。すなわち、パルス列Ｇの間隔は、前記
搬送波の４分の１周゛期に相当するものであり、搬送波
の１周゛期に４個のザ゛ンプリングーデータＳｄが得ら
れることとなる。
受信化シ）は上記サンプリングパルスＧによってサンプ
リングされる゛。すなわち、パルス列Ｇの間隔は、前記
搬送波の４分の１周゛期に相当するものであり、搬送波
の１周゛期に４個のザ゛ンプリングーデータＳｄが得ら
れることとなる。
そして、このリンプリングデーゝ夕３’ｃｌはＪ順次シ
フｌ−レジスタ５へ入力される。このシフトレジスタ５
は、第３図に示すようにロランＣのサンプリングデータ
Ｓｄ ＋ 、 Ｓｄ ２ 、・・・、Ｓｄ ４を順次シ
フトさせていき、ザルブリングデータが４個入力される
と、プリセット・カウンタ１６から供給されるパルスＰ
ｃが入゛力された時点で、このサンプリングデータＳｄ
＋ ”−８ｄ ４をＲＡＭ７へ出力する。
フｌ−レジスタ５へ入力される。このシフトレジスタ５
は、第３図に示すようにロランＣのサンプリングデータ
Ｓｄ ＋ 、 Ｓｄ ２ 、・・・、Ｓｄ ４を順次シ
フトさせていき、ザルブリングデータが４個入力される
と、プリセット・カウンタ１６から供給されるパルスＰ
ｃが入゛力された時点で、このサンプリングデータＳｄ
＋ ”−８ｄ ４をＲＡＭ７へ出力する。
このどき、アドレスデコーダ１８からはアドレス飢佃が
切替スイッチ１７を介してＲＡＭ７に供給される。従っ
て、上記リンプリングデータ３ｄ１〜Ｓｄ４はアドレス
デコーダが指定するアドレスに順次記憶されることとな
る。
切替スイッチ１７を介してＲＡＭ７に供給される。従っ
て、上記リンプリングデータ３ｄ１〜Ｓｄ４はアドレス
デコーダが指定するアドレスに順次記憶されることとな
る。
上記サンプリングが１局分の８木のパルスについて実行
されると、サンプリングの終了とともに遅延回路２１を
介して上記１局分のサンプリングデータの記憶に要する
時間だけ遅延されたプリセットカウンタ１２の出力信号
がＣＰＬＩ６のインタラブド端子に入力される。すると
、フリツプフロツプ２０の出力レベルは反転（、これに
よって切替スイッチ１９がＣＰＬＩｅ側に切り替わり、
ＣＰＵ６ではＲＡＭ７にアドレス信号を発して格納され
ている１局分のサンブリジグデータを読込み、以後特定
サイクルの追尾処理が実行される。このデータ処理は、
既にサンプリングされたデータに基づいてなされるため
、処理速痕が制限されずＣ〜 ＰＬＪ６にとって負担に
ならない程度の処理時間で実１”ｒｌれば充分である。
されると、サンプリングの終了とともに遅延回路２１を
介して上記１局分のサンプリングデータの記憶に要する
時間だけ遅延されたプリセットカウンタ１２の出力信号
がＣＰＬＩ６のインタラブド端子に入力される。すると
、フリツプフロツプ２０の出力レベルは反転（、これに
よって切替スイッチ１９がＣＰＬＩｅ側に切り替わり、
ＣＰＵ６ではＲＡＭ７にアドレス信号を発して格納され
ている１局分のサンブリジグデータを読込み、以後特定
サイクルの追尾処理が実行される。このデータ処理は、
既にサンプリングされたデータに基づいてなされるため
、処理速痕が制限されずＣ〜 ＰＬＪ６にとって負担に
ならない程度の処理時間で実１”ｒｌれば充分である。
このＪ：うに、本実施例装置にあっては、サンプリング
データをＲＡＭ７に格納するときには、アドレスデコー
ダによりアドレスを指定する構成としたことにより、従
来例では困難であった２、５μｓｅｃ間隔のデータ記憶
が可能である。
データをＲＡＭ７に格納するときには、アドレスデコー
ダによりアドレスを指定する構成としたことにより、従
来例では困難であった２、５μｓｅｃ間隔のデータ記憶
が可能である。
また、本実施例の構台にはアドレスデコーダは１つで良
く１回路構成を簡単にすることがＣきる。
く１回路構成を簡単にすることがＣきる。
なお、上記実施例装置では、す゛ンプリングパルスを２
．５μｓｅｃ間隔毎に４本ずつ発生する構成であるが、
これに限られるものではなく、必要に応じて適宜サンプ
リング間隔を決めてデータを格納すれば良い。
．５μｓｅｃ間隔毎に４本ずつ発生する構成であるが、
これに限られるものではなく、必要に応じて適宜サンプ
リング間隔を決めてデータを格納すれば良い。
（発明の効果）
以上、詳細に説明したように、この発明のロランＣ受信
機にあじでは、簡単かつ安価な構成で高速に人指のサン
プリングデータの記憶処理を行なうことができる。
機にあじでは、簡単かつ安価な構成で高速に人指のサン
プリングデータの記憶処理を行なうことができる。
第１図はこの発明に係る［１ランＣ受信機の一実施例の
電気的構成を示すブロック図、第２図は口 ）ランＣ信
号の波形およびプリセットカウンタ１２〜１６の出力波
形を示ず図、第３図はシフトレジスタの動作説明図であ
る。 ３・・・リミッタ回路 ４・・・ラッチ回路 ５・・・シフトレジスタ ６・・・マイクロコンピュータ ７・・・ＲＡＭ １２〜１６・・・プリセットカウンタ １８・・・アドレスデコーダ １９・・・切替スイッチ ２０・・・フリップ７０ツブ 特許出願人 日産自動車株式会社
電気的構成を示すブロック図、第２図は口 ）ランＣ信
号の波形およびプリセットカウンタ１２〜１６の出力波
形を示ず図、第３図はシフトレジスタの動作説明図であ
る。 ３・・・リミッタ回路 ４・・・ラッチ回路 ５・・・シフトレジスタ ６・・・マイクロコンピュータ ７・・・ＲＡＭ １２〜１６・・・プリセットカウンタ １８・・・アドレスデコーダ １９・・・切替スイッチ ２０・・・フリップ７０ツブ 特許出願人 日産自動車株式会社
Claims (1)
- （１）捕捉したロランＣ信号の・搬送波をサンプリング
手段によってサンプリングし、該サンプリングデータを
マイクロコンピュータで処理することにより位ぼ計測を
行なうロランＣ受信機において；前記サンプリング手段
は： ［１ランＣ信号の送信周期を基本としてサンプリングタ
イミング信号を発生するタイミング信号発−生回路と： ｆｔＪ配タイミング信号に基づいて、前記捕捉したロラ
ンＣ信号の搬送波をナンブリングするサンプリング回路
ど； 前記り゛ンプリングされたサンプリングデータを記憶す
るとともに、前記マイクロコンピュータにｊ：って配憶
されたデータが読取られるメモリと：前記タイミング信
号に対応して、前記メモリの、アトし・スデータを発生
し、前記マイクロコンピュータの処理を介さずに、直接
メモリへサンプリングデータの書込を行なう書込回路と
を備えてなることを特徴とづるロランＣ受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11880284A JPS60262075A (ja) | 1984-06-09 | 1984-06-09 | ロランｃ受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11880284A JPS60262075A (ja) | 1984-06-09 | 1984-06-09 | ロランｃ受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262075A true JPS60262075A (ja) | 1985-12-25 |
Family
ID=14745480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11880284A Pending JPS60262075A (ja) | 1984-06-09 | 1984-06-09 | ロランｃ受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110673510A (zh) * | 2019-09-27 | 2020-01-10 | 北京航空航天大学 | 一种基于cpu+fpga的罗兰-c导航信号模拟平台 |
-
1984
- 1984-06-09 JP JP11880284A patent/JPS60262075A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110673510A (zh) * | 2019-09-27 | 2020-01-10 | 北京航空航天大学 | 一种基于cpu+fpga的罗兰-c导航信号模拟平台 |
| CN110673510B (zh) * | 2019-09-27 | 2020-09-08 | 北京航空航天大学 | 一种基于cpu+fpga的罗兰-c导航信号模拟平台 |
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