JPS6027117B2 - トランジスタ保持回路 - Google Patents
トランジスタ保持回路Info
- Publication number
- JPS6027117B2 JPS6027117B2 JP52125718A JP12571877A JPS6027117B2 JP S6027117 B2 JPS6027117 B2 JP S6027117B2 JP 52125718 A JP52125718 A JP 52125718A JP 12571877 A JP12571877 A JP 12571877A JP S6027117 B2 JPS6027117 B2 JP S6027117B2
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- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- resistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、トランジスタ保持回路に関し、特に、ｐｎ
ｐｎスイッチ回路を利用したトランジスタ保持回路を対
象とする。
ｐｎスイッチ回路を利用したトランジスタ保持回路を対
象とする。
ｐｎｐｎスイッチ回路を利用したトランジスタ保持回路
として、第２図に示す回路が公知である。
として、第２図に示す回路が公知である。
この回路は、入力電流でトランジスタＱ，，Ｑ２からな
る正帰還回路（ｐｎｐｎスイッチ）をオン、オフさせ、
出力トランジスタＱ３をオン又はオフに保持させるもの
である。半導体集積回路において、上記トランジスタＱ
，，Ｑ２は、例えば第４図に示すように、Ｐ型シリコン
基板１からＰＮ接合によって電気的に分離された共通の
Ｎ型領域３に形成される。
る正帰還回路（ｐｎｐｎスイッチ）をオン、オフさせ、
出力トランジスタＱ３をオン又はオフに保持させるもの
である。半導体集積回路において、上記トランジスタＱ
，，Ｑ２は、例えば第４図に示すように、Ｐ型シリコン
基板１からＰＮ接合によって電気的に分離された共通の
Ｎ型領域３に形成される。
トランジスタＱ，はＮ＋型埋込層２とＮ型領域３をコレ
クタ、Ｐ＋型領域５をベース、Ｎ十型領域７をェミッタ
とする縦型トランジスタとして形成され、トランジスタ
として形成され、トランジスタＱ２はＰ＋型領域６をェ
ミッタ、Ｎ型領域３をベース、上記Ｐ＋型領域５をコレ
クタとする横型トランジスタとして形成される。なお、
Ｎ＋型領域４はＮ型領域３へのコンタクト領域である。
第２図の回路にあっては、オン動作を保持する場合、そ
の消費電流を小さくするためには、トランジスタＱ，の
コレクタ抵抗Ｒ，を大きくする必要があるが、この抵抗
Ｒ２の値を大きくすると、正帰還量が増大し、トランジ
スタＱ，，Ｑ２が飽和領域で動作するため、スイッチン
グスピードが低下する。
クタ、Ｐ＋型領域５をベース、Ｎ十型領域７をェミッタ
とする縦型トランジスタとして形成され、トランジスタ
として形成され、トランジスタＱ２はＰ＋型領域６をェ
ミッタ、Ｎ型領域３をベース、上記Ｐ＋型領域５をコレ
クタとする横型トランジスタとして形成される。なお、
Ｎ＋型領域４はＮ型領域３へのコンタクト領域である。
第２図の回路にあっては、オン動作を保持する場合、そ
の消費電流を小さくするためには、トランジスタＱ，の
コレクタ抵抗Ｒ，を大きくする必要があるが、この抵抗
Ｒ２の値を大きくすると、正帰還量が増大し、トランジ
スタＱ，，Ｑ２が飽和領域で動作するため、スイッチン
グスピードが低下する。
この回路をモノリシック集積回路に構成する場合、大き
な抵抗値の抵抗によりその占有面積が大となり、集積度
が低下する。また飽和領域で動作するため半導体素子領
域からシリコン基板１に余分の電流が流れることになる
。また、消費電流を小さくするためには、トランジスタ
Ｑ２のコレクタ抵抗Ｒ４を小さくすることも考えられる
が、この場合にあっては、入力電流を大きくする必要が
ある。
な抵抗値の抵抗によりその占有面積が大となり、集積度
が低下する。また飽和領域で動作するため半導体素子領
域からシリコン基板１に余分の電流が流れることになる
。また、消費電流を小さくするためには、トランジスタ
Ｑ２のコレクタ抵抗Ｒ４を小さくすることも考えられる
が、この場合にあっては、入力電流を大きくする必要が
ある。
これらのことは、この回路を用いてメモリ回路を構成す
る場合等のように、多数の保持回路を同一モノリシツク
集積回路に構成するときに、特に問題となる。
る場合等のように、多数の保持回路を同一モノリシツク
集積回路に構成するときに、特に問題となる。
この発明は、保持動作に要する消費電流の削減を図ると
ともに、そのスイッチングスピードを向上したトランジ
スタ保持回路を提供するためなされた。
ともに、そのスイッチングスピードを向上したトランジ
スタ保持回路を提供するためなされた。
この発明は、ダイオード接続したトランジスタなどから
成る定量圧素子を用いて、トランジスタＱのコレクタ抵
抗Ｒ，に印放される電圧を４・さくすることにより、そ
の電流及び利得を小さくし、消費電力を減少させ、また
トランジスタの飽和動作を防ぐことによりスイッチング
スピードを向上させようとするものである。
成る定量圧素子を用いて、トランジスタＱのコレクタ抵
抗Ｒ，に印放される電圧を４・さくすることにより、そ
の電流及び利得を小さくし、消費電力を減少させ、また
トランジスタの飽和動作を防ぐことによりスイッチング
スピードを向上させようとするものである。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例を示す回路図である。
入力電流ｌｉがベースに印加されるｎｐｎトランジスタ
Ｑ，のェミツタ抵抗Ｒ２を設け、コレクタには抵抗父，
とダイオード接続されたトランジスタＱ４を直列に設け
る。
Ｑ，のェミツタ抵抗Ｒ２を設け、コレクタには抵抗父，
とダイオード接続されたトランジスタＱ４を直列に設け
る。
このトランジスタＱ４は、コレクタ負荷抵抗Ｒ，を大き
くすることなく、その電流を小さくして、消費電流を小
さくするとともに、コレクタ抵抗平，とェミツタ抵抗Ｒ
２とで決定される利得を小さくし、後述するｐｎｐトラ
ンジスタＱ２との正帰還ループにおける総合利得を・小
さいものとすることにより、これらのトランジスタＱ，
，Ｑ２の非飽和領域での動作を確保するものである。し
たがって、ダイオード接続のトランジスタＱは、複数個
直列接続するが、電源電圧Ｖｃｃを考慮して、ッェナー
ダイオード等の所定の定電圧を有する素子に替えること
ができる。上記トランジスタＱ，のコレクタ出力を入力
とするｐｎｐトランジスタＱ２のコレクタ、及びヱミツ
タには、それぞれ抵抗Ｒ４，Ｒ３を設けるとともに、そ
のコレクタ出力を上記トランジスタＱ，のベースに印加
する。
くすることなく、その電流を小さくして、消費電流を小
さくするとともに、コレクタ抵抗平，とェミツタ抵抗Ｒ
２とで決定される利得を小さくし、後述するｐｎｐトラ
ンジスタＱ２との正帰還ループにおける総合利得を・小
さいものとすることにより、これらのトランジスタＱ，
，Ｑ２の非飽和領域での動作を確保するものである。し
たがって、ダイオード接続のトランジスタＱは、複数個
直列接続するが、電源電圧Ｖｃｃを考慮して、ッェナー
ダイオード等の所定の定電圧を有する素子に替えること
ができる。上記トランジスタＱ，のコレクタ出力を入力
とするｐｎｐトランジスタＱ２のコレクタ、及びヱミツ
タには、それぞれ抵抗Ｒ４，Ｒ３を設けるとともに、そ
のコレクタ出力を上記トランジスタＱ，のベースに印加
する。
このトランジスタＱ２のコレクタ抵抗Ｒ４の他端は、上
記トランジスタＱ，のェミッタに接続する。上記トラン
ジスタＱ，，Ｑ２及びＱ４は、例えば第３図に示すよう
にＰ型シリコン基板１から電気的に分離された共通のＮ
型領域３に形成される。
記トランジスタＱ，のェミッタに接続する。上記トラン
ジスタＱ，，Ｑ２及びＱ４は、例えば第３図に示すよう
にＰ型シリコン基板１から電気的に分離された共通のＮ
型領域３に形成される。
同図においてトランジスタＱ，はＮ型領域３、Ｎ十型埋
込層２及びＮ十型コンタクト領域４をコレクタ、Ｐ＋型
領域５をべ十ス、Ｎ十型領域７をェミツ夕とする縦型ト
ランジスタとして形成され、トランジスタＱ２は、ご型
領域６をェミツタ、Ｎ型領域３をベース、上記Ｐ十型領
域５をコレク夕とする藤型トランジスタとして形成され
、さらに、トランジスタＱ４は、Ｐ＋型領域をェミッタ
、Ｎ型領域３をベース、Ｐ十型領域８をコレクタとする
横型トランジスタとして形成されている。そして、上記
トランジスタＱ，のェミッタ出力を入力とする出力トラ
ンジスタＱ３を設けるものとする。
込層２及びＮ十型コンタクト領域４をコレクタ、Ｐ＋型
領域５をべ十ス、Ｎ十型領域７をェミツ夕とする縦型ト
ランジスタとして形成され、トランジスタＱ２は、ご型
領域６をェミツタ、Ｎ型領域３をベース、上記Ｐ十型領
域５をコレク夕とする藤型トランジスタとして形成され
、さらに、トランジスタＱ４は、Ｐ＋型領域をェミッタ
、Ｎ型領域３をベース、Ｐ十型領域８をコレクタとする
横型トランジスタとして形成されている。そして、上記
トランジスタＱ，のェミッタ出力を入力とする出力トラ
ンジスタＱ３を設けるものとする。
定電流回路いま、このトランジスタＱ３の負荷を構成す
るものであり、上記トランジスタＱ，のベースと、この
トランジスタＱ３のコレクタとの闇に設けられた値方向
ダイオードＤ２は、このトランジスタＱ３がオン動作保
持時において、そのコレクタ電圧をベース電位にクラン
プすることにより、ベース、コレクタ間が順バイアスさ
れることを防止し、非飽和領域での動作を確保すること
で、上記トランジスタＱ，，Ｑ２の非飽和領域での動作
とあいまって、そのスイッチングスピードの向上を図ろ
うとするものである。したがって、このダイオードＤ２
を設けることは、スイッチングスピードの向上を図る上
において有役であるが、少なくとも、上記正帰還回路を
構成するトランジスタＱ，，Ｑ２を非飽和領域での動作
を確保することのみによっても、そのスイッチングスピ
ードの向上が図られるのみであるから、特に必要とする
ものではない。ム久上説明した実施例回路の動作は、入
力電流ｌｉをトランジスタＱ，のベース・ヱミツタ方向
に流し込むことにより、このトランジスタＱ，がオンし
、そのコレク夕電流によりトランジスタＱ２をオンせし
め、このトランジスタＱ２のコレクタ電流が上記トラン
ジスタＱ，のベース電流を確保するため、これらのトラ
ンジスタＱ，，Ｑ２は、入力鰭流ｌｉが供給されなくと
も、オン動作を保持する。
るものであり、上記トランジスタＱ，のベースと、この
トランジスタＱ３のコレクタとの闇に設けられた値方向
ダイオードＤ２は、このトランジスタＱ３がオン動作保
持時において、そのコレクタ電圧をベース電位にクラン
プすることにより、ベース、コレクタ間が順バイアスさ
れることを防止し、非飽和領域での動作を確保すること
で、上記トランジスタＱ，，Ｑ２の非飽和領域での動作
とあいまって、そのスイッチングスピードの向上を図ろ
うとするものである。したがって、このダイオードＤ２
を設けることは、スイッチングスピードの向上を図る上
において有役であるが、少なくとも、上記正帰還回路を
構成するトランジスタＱ，，Ｑ２を非飽和領域での動作
を確保することのみによっても、そのスイッチングスピ
ードの向上が図られるのみであるから、特に必要とする
ものではない。ム久上説明した実施例回路の動作は、入
力電流ｌｉをトランジスタＱ，のベース・ヱミツタ方向
に流し込むことにより、このトランジスタＱ，がオンし
、そのコレク夕電流によりトランジスタＱ２をオンせし
め、このトランジスタＱ２のコレクタ電流が上記トラン
ジスタＱ，のベース電流を確保するため、これらのトラ
ンジスタＱ，，Ｑ２は、入力鰭流ｌｉが供給されなくと
も、オン動作を保持する。
一方、このトランジスタＱ，，Ｑ２をオフさせるときは
、入力電流ｌｉをトランジスタＱ２のコレクタ電流を吸
い込む方向に流すことにより、上記正帰還ループが断た
れ、トランジスタＱ，がオフし、それに従ってトランジ
スタＱ２もオフする。
、入力電流ｌｉをトランジスタＱ２のコレクタ電流を吸
い込む方向に流すことにより、上記正帰還ループが断た
れ、トランジスタＱ，がオフし、それに従ってトランジ
スタＱ２もオフする。
この実施例回路においては、トランジスタＱ，のコレク
タ抵抗虫，に、ダイオード接続されたトランジスタＱ，
からなる定電圧素子を直列に設けることで、トランジス
タＱ，のオン時におけるコレクタ抵抗Ｋ，の両端に印加
される電圧を小さくし、コレクタ抵抗値を大きくするこ
となく、コレクタ電流を小さくすることができる。これ
により、消費電流の削減が図られるとともに、トランジ
スタＱ，における利得が増加しないからトランジスタＱ
，，Ｑ２の非飽和領域での動作が確保でき、スイッチン
グスピードの向上が図られる。また、上記コレク夕抵抗
Ｒ，を大きく形成する必要がないから、モノリシック集
積回路に形成する場合、集積度の向上が図られる。特に
多数の保持回略を有するメモリ回路等のモノリシツク集
積回路にあっては、その効果は箸るしく大となる。この
発明は、トランジスタ保持回路として、広く利用できる
。
タ抵抗虫，に、ダイオード接続されたトランジスタＱ，
からなる定電圧素子を直列に設けることで、トランジス
タＱ，のオン時におけるコレクタ抵抗Ｋ，の両端に印加
される電圧を小さくし、コレクタ抵抗値を大きくするこ
となく、コレクタ電流を小さくすることができる。これ
により、消費電流の削減が図られるとともに、トランジ
スタＱ，における利得が増加しないからトランジスタＱ
，，Ｑ２の非飽和領域での動作が確保でき、スイッチン
グスピードの向上が図られる。また、上記コレク夕抵抗
Ｒ，を大きく形成する必要がないから、モノリシック集
積回路に形成する場合、集積度の向上が図られる。特に
多数の保持回略を有するメモリ回路等のモノリシツク集
積回路にあっては、その効果は箸るしく大となる。この
発明は、トランジスタ保持回路として、広く利用できる
。
第１図は、この発明の一実施例を示す回路図、第２図は
、従来技術を説明するための回路図、第３図は第１図の
回路のトランジスタＱ，，Ｑ２，Ｑ４の断面図、第４図
は第２図の回路のトランジスタＱ，，Ｑ２の断面図であ
る。 外ｌ図 次２図 矛３図 矛４図
、従来技術を説明するための回路図、第３図は第１図の
回路のトランジスタＱ，，Ｑ２，Ｑ４の断面図、第４図
は第２図の回路のトランジスタＱ，，Ｑ２の断面図であ
る。 外ｌ図 次２図 矛３図 矛４図
Claims (1)
- １ コレクタと第１電源電圧との間に定電圧素子と抵抗
Ｒ＿１とが直列に接続され、エミツタと第２電源電圧と
の間に抵抗Ｒ＿２が接続された第１導電型のトランジス
タＱ＿１と、コレクタに抵抗Ｒ＿４が、エミツタに抵抗
Ｒ＿３がそれぞれ接続された第２導電型のトランジスタ
Ｑ＿２と、上記トランジスタＱ＿１のエミツタにベース
が接続された出力トランジスタＱ＿３と、上記トランジ
スタＱ＿１のコレクタと上記第１電源電圧との間に設け
られた定電流源Ｉ＿Ｏとを具備し、上記トランジスタＱ
＿１のベースに入力電流信号及びトランジスタＱ＿２の
コレクタ出力を印加し、上記トランジスタＱ＿１のコレ
クタ出力をトランジスタＱ＿２のベースに印加し、上記
抵抗Ｒ＿４の他端を上記トランジスタＱ＿１のエミツタ
に接続したことを特徴とするトランジスタ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125718A JPS6027117B2 (ja) | 1977-10-21 | 1977-10-21 | トランジスタ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125718A JPS6027117B2 (ja) | 1977-10-21 | 1977-10-21 | トランジスタ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5459841A JPS5459841A (en) | 1979-05-14 |
| JPS6027117B2 true JPS6027117B2 (ja) | 1985-06-27 |
Family
ID=14917025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52125718A Expired JPS6027117B2 (ja) | 1977-10-21 | 1977-10-21 | トランジスタ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027117B2 (ja) |
-
1977
- 1977-10-21 JP JP52125718A patent/JPS6027117B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5459841A (en) | 1979-05-14 |
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