JPS6028078B2 - メモリ読出し回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、アドレスカウンタによって謙出専用メモリの
内容をアドレス順に１つずつ順番に読出すメモリ講出し
回路に関するものである。

従釆この種の回路として第１図に示すものがあった。

図において、１〜５はバイナリーカウンタ、６はバィナ
リーカウンタ１〜５により構成されるアドレスカウンタ
、７はアドレスカウンタ６に入力されるクロツク信号、
８はアドレスカウンタ６の出力信号ｌａ〜５ａがアドレ
スへ〜Ａ４（へが最高位アドレスである）にそれぞれ入
力される謙出専用メモリ（以下ＲＯＭと称す）、９はＲ
ＯＭ８の１ビット以上の出力である。次に動作について
第２図の波形図を参照して説明する。

なお第２図ａのＴは１秒であり、同図ｈのＡはアドレス
を示す。初期状態ではアドレスカウンタ６の出力信号ｌ
ａ〜５ａはすべて“０”レベルにあるとする。アドレス
カウンタ６にＩＨＺのデューティ５０％の方形波クロツ
ク信号７を加えると、アドレスカウンタ６の出力信号ｌ
ａ〜５ａはそれぞれ第２図に示すように変化し、指定さ
れるＲＯＭ８のアドレスは１秒ごとに０、１、２、３・
・・・・・・・・・・・・・・と１つずつ進み、ＲＯＭ
８の出力９には１秒ごとに各アドレスに記憶されている
データが出力される。従釆のメモリ議出し回路は以上の
ように構成されており、クロツク信号７が“１”から“
０”に変わるごとにアドレスカウンタ６のカウントが１
つずつ進み、ＲＯＭ８の出力９に各アドレスのデータが
出てしまうこととなった。

従って例えば１０秒間同じデータを出し続けたい場合に
は、連続したＩＭ固のアドレスに同じデータを記憶させ
ておくことが必要となるなどＲＯＭ８の効率的な運用が
できず、、またＲＯＭ８の容量を必要以上に大きくしな
ければならないという欠点があった。このような欠点を
解消したものとしては、従来、例えば袴関昭４９−１２
８６４２号公報に示されるように、データを同一のもの
が連続する静的データと連続しない動的データとに分け
、動的データの場合は１つのアドレスにそのデータのみ
を格納し、静的データの場合は連続する２つの各アドレ
スにそのデータと、そのデータ数（又は時間）とを格納
し、出力レジスタでメモリのデータを記憶しこれをその
データ数（又は時間）に応じた時間の間出力するととも
に、その時間の経過後にアドレスカウンタの出力を進め
、かかる制御をソフト的に行なうようにしたものがある
。

本発明はかかる状況においてなされたもので、上記従来
公報記載の装置とは全く異なる構成によって上述の欠点
を解消でき、しかも制御をハード的に行なうようにした
メモリ議出し回路、より詳しくは、各アドレスのデータ
を出力し続けたい時間を、制御信号としてそのアドレス
にデータとともに格納し、その制御信号により決まる時
間だけアドレスカウンタの出力を保持することにより、
同じデータを出し続ける際には１つのアドレスに記憶さ
れているデータを所望時間出力するようにしてＲＯＭを
効率的に運用でき、また必要な記憶容量を減らすように
したメモリ議出し回路を提供することを目的としている
。

以下、本発明の実施例を図について説明する。

第３図は本発明の第１の実施例によるメモリ議出し回路
を示す。図において第１図と同一符号は同一または相当
部分を示し、１０，１１，１２はクロツク信号７を計数
するりセット付／ゞィナリーカウンタ、１０ａ，１１ａ
，１２ａはバイナリーカウンタ１０，１１，１２の出力
、１０ｂ，１１ｂ，１２ｂはＲＯＭ８の各アドレスにデ
ータとともに格納され、データとともに出力される制御
信号で、この制御信号１０ｂ，１１ｂ，１２ｂはそれが
格納されたアドレスのデータを第５図に示す関係によっ
て決まる１秒ないし８秒の時間出し続けるようにするた
めのものであり、例えば１戊蚤地ないし１４番地の制御
信号１０ｂ，１ １ｂ，１２ｂは第４図に示すようにな
っている。１０ｃ，１１ｃ，１２ｃはそれぞれバイナリ
ーカウンタ１０，１１，１２の出力１０ａ，１１ａ，１
２ａとＲＯＭ８からの制御信号１０ｂ，１ １ｂ，１
２ｂとを２入力とする排他的論理和回路、１３は排他的
論理和回路１０ｃ，１１ｃ，１２ｃの出力を入力とする
３入力ナンド回路、１４はナンド回路１３の出力、１５
はクロツク信号７及びナンド回路１３の出力１４を入力
とし、２つの２入力ナンド回路１５ａ，１５ｂによって
構成されるフリツプフロツプ、１７フリツプフロツプ１
５の出力１６を反転するィンバータ、１８は上記排他的
論理和回路１０ｃ，１１ｃ，１２ｃ、ナンド回路１３、
フリツプフロツプ１５およびインバータ１７により構成
され、バイナリーカウンタ１０，１１，１２の出力１０
ａ，１１ａ，１２ａとＲＯＭ８の制御信号１０ｂ，１
１ｂ，１２ｂとの一致不一致を判定する一致不一致判定
回路、１９は一致不一致判定回路８の出力で、この出力
１９はバィナリ−カウンター０，１１，１２のリセット
入力となるとともに、計数信号としてアドレスカウンタ
６に入力される。

そして図中、２０は上記／ゞィナリーカゥンタ１０，１
１，１２及び一致不一致判定回路１８で構成され、クロ
ック信号及び制御信号が入力され該制御信号によって定
まる時間間隔で計数信号１９を出力する制御回路となっ
ている。第６図は第３図の回路の各部のタィミンダチャ
ートを示す。なお第６図ａのＴは１秒であり、同図ｈの
Ａはアドレスを示す。次に動作について説明する。

バイナリーカウンタ１０にはＩＨＺのデユーテイ５０％
の方形波クロック信号７が入力されるとする。

いま、制御回路２０の出力１９が“１”から“０”とな
り，アドレスカウンタ６のカウントが１つ進み、１巧蚤
地が指定されたとする。ＲＯＭ８の１抗爵地以降の各ア
ドレスには第４図に示すような制御信号１０ｂ，１１ｂ
，１２ｂが格納されており、制御回路２０の出力１９が
“１”から“０”となった直後は、バィナリーカウンタ
１０，１１，１２はリセットが解除されたところであり
，その出力１０ａ，１１ａ，１２ａは‘‘０”である。
このバイナリーカウンタ１０，１１，１２はクロツク信
号７が“１”から“０”になるごとにカウントを続け、
４回該カウントを行なってその出力１０ａ，１ １ａ，
１ ２ａが‘１０”、“０”、“１’’となってバイナ
リーカウンタ１ ０，１１，１２の出力１０ａ，１１ａ
，１２ａと、ＲＯＭ８の制御信号１０ｂ，１１ｂ，１２
ｂとの論理レベルが等しくなると、３入力ナンド回路１
３の出力１４は“０”となる。その後クロック信号７が
“１”となると、フリツプフロツプ１５の出力１６は“
０”となり、制御回路２０の出力１９は‘‘１”となり
、バイナリーカウンタ１０，１１，１２はリセットされ
る。そしてク。

ツク信号７によって制御回路２０の出力１９が‘‘０”
になると、アドレスカウンタ６は制御回路２０の出力１
９が“１”から“０”に変化するのをカウントし、アド
レスカウンタ６によって指定されるアドレスは１つ進ん
で１１番地となる。このようにアドレスカウンタ６が１
１番地を指定するまで、１尻蚤地のデータは５秒間、Ｒ
ＯＭ８の出力９にあらわれる。同機にして、１１番地の
データは３秒間、１２蚤地のデータは２秒間、１３電地
のデータは８秒間、１４番地のデータは１秒間出力され
る。以上のような構成になる本実施例のメモリ読出し回
路では、ＲＯＭ８の各アドレスのデータを出力し続けた
い時間を第５図に示すような制御信号１０ｂ，１１ｂ，
１２ｂとして各アドレスにデー夕とともに格納し、その
制御信号１００，１１ｂ，１２ｂによって定まる時間だ
けアドレスカウンタ６の出力を保持するようにしたので
、１つのアドレスに格納されたデータを１秒ないし８秒
の所望時間出し続けることができ、そのためＲＯＭ８を
効率的に運用でき、またＲＯＭ８の必要な記憶容量を小
さくすることができる。

また第７図は本発明の第２の実施例を示す。

図において第１図及び第３図と同一符号は同一または相
当部分を示し、２１はクロック信号７を入力とし該入力
を２分周する１段のバィナリカウンタからなる分周器、
２３はＰチャネルＭＩＳＦＥＴ２３ａとＮチャネルＭＩ
ＳＦＥＴ２３ｂとからなる切換スイッチとしてのトラン
スミッションゲートで、このトランスミッションゲート
２３の入力端には分局器２１の出力２２が入力されてい
る。２４はＰチヤネルにＭＩＳＦＥＴ２４ａとＮチヤネ
ルＭＳＦＥＴ２４ｂとからなる切換スイッチとしてのト
ランスミッションゲートで、このトランスミションゲー
ト２４の入力端にはクロック信号が入力され、その出力
端は上記トランスミッションゲート２３の出力端と接続
されて制御回路２０の出力１９となっている。

２５はＲＯＭ８の各アドレスにデータとともに格納され
、データとともに出力されてＰチャネルＭＩＳＦＥＴ２
３ａのゲートとＮチャネルＭＩＳＦＥＴ２４ｂのゲート
とに加えられる制御信号で、データを１秒間出し続けた
いアドレスには“１”の制御信号２５が格納され、また
データを２秒間出し続けたいアドレスには“０”の制御
信号２５が格納されている。

２６はＲＯＭ８の制御信号２５を反転してＮチャネルＭ
ＩＳ ＦＥＴ２ ３ ｂのゲートとＰチャネルＭＩＳＦ
ＥＴ２４ａのゲートとに印加するインバータである。

次に動作について説明する。

制御回路２０にはＩＨＺの方形波クロツク信号７が入力
されるとする。

今ＲＯＭ８から“１”の制御信号２５が出力された場合
を考えると、トランスミッションゲート２３は閉じ、ト
ランスミッションゲート２４は開いてクロツク信号７が
制御回路２０の出力１９となり、アドレスカウンタ６は
１秒間その出力を保持し続け、データは１秒間ＲＯＭ８
の出力９にあらわれる。またＲＯＭ８から“０”の制御
信号２５が出力された場合には、トランスミッションゲ
ート２４は閉じ、トランスミッションゲート２３は開い
て分周器２１の出力２２が制御回路２０の出力路１９と
なり、アドレスカウンタ６は２秒間その出力を保持し続
け、データは２秒間ＲＯＭ８の出力９にあらわれる。以
上のように本実施例のメモリ議出し回路では、ＲＯＭ８
の各アドレスに“１”または“０”の制御信号２５をデ
ータとともに格納し、該制御信号２５によってアドレス
カウンタ６が１秒間または２秒間アドレスを指定し続け
るようにしたので、各アドレスのデータがＲＯＭ８の出
力９にあらわれる時間を２通りに選択することができ、
その結果上記第１の実施例と同様にＲＯＭ８を効率的に
運用することができ、また必要な記憶容量を小さくする
ことができる。また第８図は本発明の第３の実施例を示
す。

図中第１図及び第３図と同一符号は同一又は相当部分を
示し、２６〜２９はリセツト付パイプリーカウンタ、３
０はバイナリーカウンタ２６〜２９によって構成され、
クロツク信号７を計数して制御用アドレス信号２６ａ〜
２９ａを出力する制御用アドレスカウンタ、３１は制御
用アドレス信号２６ａ〜２９ａとＲＯＭ８の制御信号１
０ｂ，１１ｂ，１２ｂとを１つのアドレス信号としたと
き該アドレス信号により指定されるアドレスの内容を出
力する制御用ＲＯＭ、３２は２入力ナンド回路３２ａ，
３２ｂによって構成され、クロツク信号７と制御用ＲＯ
Ｍ３１の出力３１ａとを入力とするフリツプフロツプ、
３４はフリツプフロツプ３２′の出力３３を反転し、上
記制御信号１０ｂ，ｌｉｂ，１２ｂによって定まる時間
間隔ごとに“１”となる計数信号１９を出力するインバ
ータ、３５は上記フリップフロツプ３２とィンバータ３
４とによって構成され、制御用ＲＯＭ３１の出力３１ａ
とクロツク信号７とから計数信号１９を作成し出力する
保持回路である。なお図中Ａｏ〜んは制御用ＲＯＭ３１
のアドレスを示し、Ａ６が最高位アドレスである。次に
動作について説明する。

いま、７秒間出力を出し続けたいＲＯＭ８のアドレスに
書込む制御信号１０ｂ，１１ｂ，１２ｂを０００とした
場合、制御用ＲＯＭ３１には次のようにデータを書込む
。

即ち、クロック信号７のパルスが７個入ったときに制御
用アドレスカウンタ３０が出力する１１１０の制御用ア
ドレス信号２６ａ〜２９ａと上記０００の制御信号１０
ｂ，１１ｂ，１２ｂとによって指定される制御用ＲＯＭ
３１のアドレス１１１００００（左端が第８図のへ、右
端がＡ６である）にのみ“０”の信号を書込み、他のア
ドレス０００００００〜０１１００００には“１”の信
号を書込んでおく。制御回路２川こＩＨＺの方形波クロ
ック信号が入力されると、制御用アドレスカウンタ３０
の出力が０から６までの間は制御用ＲＯＭ３１の出力３
１ａは“１”であり、制御用アドレスカウンタ３０の出
力が７、即ち１１１０となったとき制御用ＲＯＭ３１の
出力３ １ａは“０”となる。

このとき保持回路３５はこの“０”となった出力３１ａ
によってクロツク信号７に同期してその出力１９を“１
”としアドレスカウン夕６は該計数信号１９をカウント
してＲＯＭ８の次のアドレスを指定する。従ってアドレ
スカウンタ６の出力は７秒間そのアドレスに固定され、
ＲＯＭ８はそのアドレスのデータを７秒間出し続ける。
以上のように本実施例のメモリ議出し回路では、制御用
アドレス信号２６ａ〜２９ａとＲＯＭ８の制御信号１０
ｂ，１１ｂ，１２ｂとにより、アドレスカリン夕６がＲ
ＯＭ８のアドレスを指定し続ける時間を設定するように
したので、データがＲＯＭ８の出力９にあらわれる時間
を１秒ないし脇趣の間で選択することができ、ＲＯＭ８
を効率く運用し、またその必要な記憶容量を小さくする
ことが可能となる。

なお上誌実施例ではクロック信号としてＩＨＺ、デュー
ティ５０％の方形波を用いた場合について説明したが、
これはＩＨＺでなくてもよく、またデユーティ５０％で
なくてもよい。

また上記実施例ではアドレスカウンタとしてバリナリー
カウンタを用いた場合について説明したが、これはバイ
ナリーでなくてもよい。また上記実施例ではカウンタを
立ち下りカウンタとしたが、これは立ち下りでなくても
よい。また上記実施例ではフリップフロップとしてナン
ド回路によるＲ−Ｓフリツプフロツプを用いたが、これ
は他のフリツプフロップでもよい。また上記第１の実施
例では制御回路のカゥン夕を３つとし、ＲＯＭの制御信
号出力線を３本とした場合について説明したが、それぞ
れ３つ以上であってもよく、これらがｎ個（ｎは自然数
）の場合にはアドレスが指定されている時間を２ｎ通り
に選ぶことができる。

また上記第３の実施例では制御用アドレスカウンタのカ
ウンタを４つとした場合について説明したが、４つ以上
であってもよく、これらがｎ個（ｎは自然数）の場合に
はアドレスが指定される時間を２ｎ通りにプログラムす
ることができる。

以上のように本発明によれば、ＲＯＭの各アドレスがア
ドレスカウンタによって指定されている時間を、そのア
ドレスに格納されている制御信号によって決定すること
により、ＲＯＭから同一のデータを出し続けたいときに
は１つのアドレスのデータを出し続けるようにすること
ができ、ＲＯＭを効率的に運用でき、またＲＯＭの必要
記憶容量を小さくすることができる効果がある。

【図面の簡単な説明】

第１図は従来の〆モリ読出し回路のブロック図、第２図
は第１図のタイミングチャート図、第３図は本発明の第
１の実施例による〆モリ読出し回路のブロック図、第４
図は第３図のＲＯＭ８のアドレスと該アドレスに格納し
た制御信号との関係を示す図、第５図は第３図における
制御信号とそのアドレスのデータを出し続けようとする
時間との関係を示す図、第６図は第３図のタイミングチ
ャート図、第７図は本発明の第２の実施例によるメモリ
謙出し回路のブロック図、第８図は本発明の第３の実施
例によるメモリ議出し回路のブロック図である。 ６・・・・・・アドレスカウンタ、８・・・・・・ＲＯ
Ｍ、１０，１１，１２・…・・カウンタ、１８・・・・
・・一致不一致判定回路、２０・・・…制御回路、２１
・・・・・・分周器、２３，２４……トランスミッショ
ンゲート（切換スイッチ）、３０・・・・・・制御用ア
ドレスカウンタ、３１…・・・制御用ＲＯＭ、３２・・
・・・・保持回路。 第１図第２図 第４図 図 の 船 第５図 図 〇 舷 図 ト 雛 図 の 船

Claims (1)

1. 【特許請求の範囲】 １ クロツク信号及び制御信号が入力され該制御信号に
   よつて定まる時間間隔で計数信号を出力する制御回路と
   、該制御回路の計数信号が入力されアドレス信号を出力
   するアドレスカウンタと、各アドレスにデータ及び上記
   制御信号がそれぞれ格納され上記アドレス信号により指
   定されたアドレスのデータ及び制御信号を該制御信号に
   よつて定まる時間の間それぞれ出力する読出専用メモリ
   とを備えたことを特徴とするメモリ読出し回路。 ２ 上記制御回路を、上記クロツク信号を計数するとと
   もに上記計数信号によつてリセツトされるカウンタと、
   該カウンタの出力信号及び上記制御信号が入力され該２
   つの信号の一致時に上記計数信号を出力する一致不一致
   判定回路とにより構成したことを特徴とする特許請求の
   範囲第１項記載のメモリ読出し回路。 ３ 上記制御回路を、上記クロツク信号を分周する分周
   器と、上記制御信号によつて上記分周器の出力信号又は
   上記クロツク信号のいずれか一方を上記計数信号として
   出力する切換スイツチとにより構成したことを特徴とす
   る特許請求の範囲第１項記載のメモリ読出し回路。 ４ 上記制御回路を、上記クロツク信号を計数し制御用
   アドレス信号を出力するとともに上記計数信号によつて
   リセツトされる制御用アドレスカウンタと、上記制御信
   号と上記読出専用メモリのデータ出力を出力すべき時間
   に対応する数値より小さいアドレスの上記制御用アドレ
   ス信号とを１つのアドレスとしたときの各アドレスに２
   値符号“１”または“０”を格納し上記制御信号と上記
   読出専用メモリのデータ出力を出力すべき時間に対応す
   る数値と等しいアドレスの上記制御用アドレス信号とを
   １つのアドレスとしたときの各アドレスに２値符号“０
   ”または“１”を格納し上記制御信号及び上記制御用ア
   ドレス信号によつて指定されたアドレスの内容を出力す
   る制御用読出専用メモリと、該制御用読出専用メモリの
   出力と上記クロツク信号とが入力され上記制御信号で定
   まる時間間隔で上記計数信号を出力する保持回路とを備
   えたことを特徴とする特許請求の範囲第１項記載のメモ
   リ読出し回路。