JPS6028344A - パケツト交換機 - Google Patents
パケツト交換機Info
- Publication number
- JPS6028344A JPS6028344A JP58135864A JP13586483A JPS6028344A JP S6028344 A JPS6028344 A JP S6028344A JP 58135864 A JP58135864 A JP 58135864A JP 13586483 A JP13586483 A JP 13586483A JP S6028344 A JPS6028344 A JP S6028344A
- Authority
- JP
- Japan
- Prior art keywords
- data
- control circuit
- line control
- address
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パケット交換機に係り、特に、高スループツ
トを要求されるパケット中継交換機に好適なパケット交
換機に関するものである。
トを要求されるパケット中継交換機に好適なパケット交
換機に関するものである。
ＤＤＸパケット交換機（「ＤＤＸデータ交換の基礎知識
」、電気通信協会編参照）では、中央制御装置は、回線
制御装置が、メモリに取り込んだパケット内のアドレス
情報を分析して、パケットを送出する回線を選択してい
るが、プログラムによる処理を必要と′するため、ひと
つのパケットを処理する時間が長くなり、スループット
を大きくできないという欠点があった。
」、電気通信協会編参照）では、中央制御装置は、回線
制御装置が、メモリに取り込んだパケット内のアドレス
情報を分析して、パケットを送出する回線を選択してい
るが、プログラムによる処理を必要と′するため、ひと
つのパケットを処理する時間が長くなり、スループット
を大きくできないという欠点があった。
本発明は、たとえばパケット中継交換機において、高ス
ループツトを°実現するようにしたパケット交換機の提
供を、その目的とするものである。
ループツトを°実現するようにしたパケット交換機の提
供を、その目的とするものである。
本発明に係るパケット交換機の構成は、伝送回線を制御
する複数の回線制御装置と、受信データを一時蓄積する
ようにしたメモリと、バスの使用権を順次、上記回線制
御装置に付与するバス使用権制御回路とを備え、バスの
使用権を得だ回線制御装置が、上記受信データの格納メ
モリアドレスを当該受信データ内の情報に対応する回線
制御装置のハードキューに書込むことによって、データ
の交換を行いうるように構成したものである。
する複数の回線制御装置と、受信データを一時蓄積する
ようにしたメモリと、バスの使用権を順次、上記回線制
御装置に付与するバス使用権制御回路とを備え、バスの
使用権を得だ回線制御装置が、上記受信データの格納メ
モリアドレスを当該受信データ内の情報に対応する回線
制御装置のハードキューに書込むことによって、データ
の交換を行いうるように構成したものである。
なお付記すると、本発明は、中央制御装置によるプログ
ラム制御では、スループットを上げることは困難である
と考え、中継交換機は、データの回線間の乗シ替えのみ
を行うこととし、その実現策として、回線制御装置間の
データの送受をデータ内の出回線番号をもとに、データ
アドレスの送受のみで行う方式に係るものとしたもので
ある。
ラム制御では、スループットを上げることは困難である
と考え、中継交換機は、データの回線間の乗シ替えのみ
を行うこととし、その実現策として、回線制御装置間の
データの送受をデータ内の出回線番号をもとに、データ
アドレスの送受のみで行う方式に係るものとしたもので
ある。
本発明に係るパケット交換機の一実施例を、第１図ない
し第３図によシ説明する。
し第３図によシ説明する。
ここで、第１図は、本発明の一実施例に係るパケット中
継交換機の全体構成図、第２図は、その接続をあわせて
示す回線制御装置の構成図、第３図は、そのデータフォ
ーマットの例示図である。
継交換機の全体構成図、第２図は、その接続をあわせて
示す回線制御装置の構成図、第３図は、そのデータフォ
ーマットの例示図である。
図で、ｌ−１は回線制御装置、１−２はメモリ、１−３
はバス使用権制御回路で、１−４はアドレスバス、１−
５はｆ−タバス、１−６は制御バスであＩ）、２−１は
回線制御回路、２−２はアドレス受信回路、２−３はシ
ーケンス制御回路、２−４は受信データアドレスレジス
タ、２−５は送受信タイミング発生回路、２−６は方路
選択レジスフ、２−７は受信データレジスタ、２−８は
送信データアドレスレジスタ、２−９は送信データレジ
スタであシ、第′２図で、アドレス、データと表示して
いるものはアドレスバス１−４．データバスト５に係る
ものを示し、その他のメモリ・・ント要求、ＯＫなどと
表示しているものは制御バスト−６に係るものである。
はバス使用権制御回路で、１−４はアドレスバス、１−
５はｆ−タバス、１−６は制御バスであＩ）、２−１は
回線制御回路、２−２はアドレス受信回路、２−３はシ
ーケンス制御回路、２−４は受信データアドレスレジス
タ、２−５は送受信タイミング発生回路、２−６は方路
選択レジスフ、２−７は受信データレジスタ、２−８は
送信データアドレスレジスタ、２−９は送信データレジ
スタであシ、第′２図で、アドレス、データと表示して
いるものはアドレスバス１−４．データバスト５に係る
ものを示し、その他のメモリ・・ント要求、ＯＫなどと
表示しているものは制御バスト−６に係るものである。
すなわち、パケット交換機の実施例に係るパケット中継
交換機は、第１図に示すように、伝送回線を制御する、
複数個の回線制御装置１−１．受信データを一時蓄積す
るメモ！Ｊ１２１バスの使用権を順次、回線制御装置１
−１に付与するバス使用権制御回路１−３から構成され
るものである。
交換機は、第１図に示すように、伝送回線を制御する、
複数個の回線制御装置１−１．受信データを一時蓄積す
るメモ！Ｊ１２１バスの使用権を順次、回線制御装置１
−１に付与するバス使用権制御回路１−３から構成され
るものである。
そして、まず、バス使用権制御回路１−３は、１μｓ毎
に順次、回線制御装置１−１を選択し、第２図に示すセ
レクト信号をＯＮするものである。
に順次、回線制御装置１−１を選択し、第２図に示すセ
レクト信号をＯＮするものである。
そして、そのセレクト信号のＯＮを検出すると、第２図
に示す送受信タイミング発生回路２−５は、５００μｓ
間、送信タイミングφｌをＯＮし、次の５００μｓ間は
、受信タイミングφ２をＯＮするものである。また、セ
レクト信号がＯＦＦの状態では、送、受信タイミングφ
工、φ２ともにＯＦＦとなっているものである。そして
、これらの送、受信タイミングφｌ、φ２は、たとえば
回線制御回路２−１におけるクロック信号などの用に供
されるものである。
に示す送受信タイミング発生回路２−５は、５００μｓ
間、送信タイミングφｌをＯＮし、次の５００μｓ間は
、受信タイミングφ２をＯＮするものである。また、セ
レクト信号がＯＦＦの状態では、送、受信タイミングφ
工、φ２ともにＯＦＦとなっているものである。そして
、これらの送、受信タイミングφｌ、φ２は、たとえば
回線制御回路２−１におけるクロック信号などの用に供
されるものである。
また、回線制御回路２−１は、フレーム同期回線の制御
を行い、同期が確立すると、同期確立信号をシーケンス
制御回路２−３に報告するものである。
を行い、同期が確立すると、同期確立信号をシーケンス
制御回路２−３に報告するものである。
次いで、シーケ／ス制御回路２−３は、さきのメモリ１
−２に対し、図示のごとくメモリハント要求信号を出し
、メモリ１−２は、それに対し、メモリブロックをハン
トし、そのアドレスをテークバスト５上に表示するとと
もに、シーケンス制御回路２−３にメモリハン）ＯＫ倍
信号返すものである。
−２に対し、図示のごとくメモリハント要求信号を出し
、メモリ１−２は、それに対し、メモリブロックをハン
トし、そのアドレスをテークバスト５上に表示するとと
もに、シーケンス制御回路２−３にメモリハン）ＯＫ倍
信号返すものである。
このようにして、シーケンス制御回路２−３は、メモリ
ハン）ＯＫ倍信号受けると、データバスト５上のデータ
を受信データレジスタ２−７に取込み、送信データアド
レスレジスタ２−８に転送したのち、回線制御回路２−
１に対し、データ受信要求を出すものである。
ハン）ＯＫ倍信号受けると、データバスト５上のデータ
を受信データレジスタ２−７に取込み、送信データアド
レスレジスタ２−８に転送したのち、回線制御回路２−
１に対し、データ受信要求を出すものである。
データを受信すると、回線制御回路２−１は、１バイト
毎にデータ受信完了報告をシーケンス制御回路２−３に
行い、シーケンス制御回路２−３は、受信データを送信
データレジスタ２−９に転送するものである。
毎にデータ受信完了報告をシーケンス制御回路２−３に
行い、シーケンス制御回路２−３は、受信データを送信
データレジスタ２−９に転送するものである。
次に、既述のように送信タイミングφ１がＯＮになると
、シーケンス制御回路２−３は、送信データアドレスレ
ジスタ２−８の内容をアドレスバス１−４に、また送信
データレジスタ２−９の内容をデータバスト５に送出し
、ライト（書込み）要求を行ったのち、回線制御回路２
−１には、データ受信要求を出すものである。
、シーケンス制御回路２−３は、送信データアドレスレ
ジスタ２−８の内容をアドレスバス１−４に、また送信
データレジスタ２−９の内容をデータバスト５に送出し
、ライト（書込み）要求を行ったのち、回線制御回路２
−１には、データ受信要求を出すものである。
また、受信データの１バイト目は、後述の第３図に示す
ごとく出回線番号であり、その内容は、方略選択レジス
タ２−６にも格納される。
ごとく出回線番号であり、その内容は、方略選択レジス
タ２−６にも格納される。
回線制御回路２−１は、データの終シを検出すると、デ
ータ受信完了報告をシーケンス制御回路２−３に行うも
のである。
ータ受信完了報告をシーケンス制御回路２−３に行うも
のである。
これを受けて、シーケンス制御回路２−３は、送信デー
タアドレスレジスタ２−８の内容を送信データレジスタ
２−９へ、また方路選択レジスタ２−６の内容を送信デ
ータアドレスレジスタ２−８に移し、ライト要求を出す
ものである。
タアドレスレジスタ２−８の内容を送信データレジスタ
２−９へ、また方路選択レジスタ２−６の内容を送信デ
ータアドレスレジスタ２−８に移し、ライト要求を出す
ものである。
しかして、方略選択レジスタ２−６の上位５ビツトは、
常に′１″にセットされており、各回線制御装置１−１
には、Ｈ” Ｆ ８”〜Ｈ” Ｆ Ｆ”までのアドレス
が割付けられていることから、アドレスに応じて回線制
御装置１−１のアドレス受信回路２−２に起動がかかシ
、ハードキューに係る待合せキューにデータバスト５上
のメモリアドレスが取込まれる。さらに、ライ）ＯＫ倍
信号返ると、シーケンス制御回路２−３は、メモリハン
ト要求を行うものである。
常に′１″にセットされており、各回線制御装置１−１
には、Ｈ” Ｆ ８”〜Ｈ” Ｆ Ｆ”までのアドレス
が割付けられていることから、アドレスに応じて回線制
御装置１−１のアドレス受信回路２−２に起動がかかシ
、ハードキューに係る待合せキューにデータバスト５上
のメモリアドレスが取込まれる。さらに、ライ）ＯＫ倍
信号返ると、シーケンス制御回路２−３は、メモリハン
ト要求を行うものである。
一方、アドレス受信回路２−２の待合せキューにアドレ
スが取込まれると、先頭のアドレスが受信データアドレ
スレジスタ２−４に表示される。
スが取込まれると、先頭のアドレスが受信データアドレ
スレジスタ２−４に表示される。
シーケンス制御回路２−３は、メモリ１−２に対してリ
ード要求を行い、リードＯＫが返ると、受信データレジ
スタ２−７にデータを取込み、さらに、回線制御口・路
２−３にデータ送信要求を出し、データを回線上に送出
させる。
ード要求を行い、リードＯＫが返ると、受信データレジ
スタ２−７にデータを取込み、さらに、回線制御口・路
２−３にデータ送信要求を出し、データを回線上に送出
させる。
次いで、回線制御回路２−１は、データを送りし終える
と、データ送出完了を返し、シーケンス制御回路２−３
は、再度、メモＩＪ ＩＪ−ドを行うものである。
と、データ送出完了を返し、シーケンス制御回路２−３
は、再度、メモＩＪ ＩＪ−ドを行うものである。
メモリ１−２は、データが無くなるとリード完了を報告
するため、シーケンス制御回路２−３は、メモリフリー
要求を行い、アドレス受信回路２−２から、先頭のアド
レスを取出して受信データアドレスレジスタ２−４に表
示する。
するため、シーケンス制御回路２−３は、メモリフリー
要求を行い、アドレス受信回路２−２から、先頭のアド
レスを取出して受信データアドレスレジスタ２−４に表
示する。
以上の動作を、受信データが無くなるまで繰り返すもの
である。
である。
第３図は、データフォーマットの一例を示すものであシ
、この例では、第１バイト目が出方路番号となる。
、この例では、第１バイト目が出方路番号となる。
ここで、第３図において、Ｆ（フラグノーケンス）とＦ
との間の、出方路番号からＦｅ２ （７レームチエツク
シーケンス）までのデータというのは、パケット交換機
における１区切りのレベル手順クラスのデータフォーマ
ットを示すものである。
との間の、出方路番号からＦｅ２ （７レームチエツク
シーケンス）までのデータというのは、パケット交換機
における１区切りのレベル手順クラスのデータフォーマ
ットを示すものである。
本実施例によれば、簡単なシーケンス制御のみで、メモ
リアドレスが回線制御装置間を転送、すなわち交換され
ることから、パケットの交換が、１サイクルで行われ、
高スループツトが実現されるものである。
リアドレスが回線制御装置間を転送、すなわち交換され
ることから、パケットの交換が、１サイクルで行われ、
高スループツトが実現されるものである。
すなわち、従来、ＣＰＵでは、１パケツトの処理にｌ
ｍ ｓ程度かかつていたため、最大１，０００バケット
のスループットしか得られなかった。
ｍ ｓ程度かかつていたため、最大１，０００バケット
のスループットしか得られなかった。
本実施例によれば、データに出回線番号を入れることと
回線制御装置間のデータの交換を、メモリアドレスの薔
込みのみで行うことから、メモリライトと同等の時間で
交換処理を行うことができるため、スループットを高め
る効果がある。
回線制御装置間のデータの交換を、メモリアドレスの薔
込みのみで行うことから、メモリライトと同等の時間で
交換処理を行うことができるため、スループットを高め
る効果がある。
また、ＣＰＵによる処理であれば、ショートパケットが
処理能力以上に入力されると、入力パケットを処理でき
なくなるが１９本実施例では、メモリアクセスサイクル
内で交換が行われるため、轄バスのデータ転送速度〉回
線のデータ転送速度の総和”″が成シ立てば、パケット
長に関係なく交換できるものである。
処理能力以上に入力されると、入力パケットを処理でき
なくなるが１９本実施例では、メモリアクセスサイクル
内で交換が行われるため、轄バスのデータ転送速度〉回
線のデータ転送速度の総和”″が成シ立てば、パケット
長に関係なく交換できるものである。
しかして、上記実施例に係るものは、中継交換機に係る
ものであるが、本発明は、広＜ノ＜ケラト交換機の構成
として汎用的なものである。
ものであるが、本発明は、広＜ノ＜ケラト交換機の構成
として汎用的なものである。
本発明によれば、高スループツトを実現できるパケット
交換機を提供することができるもので、すぐれた実用的
効果を奏する発明ということができる。
交換機を提供することができるもので、すぐれた実用的
効果を奏する発明ということができる。
第１図は、本発明の一実施例に係るパケット中継交換機
の全体構成図、第２図は、その接続をあわせて示す回線
制御装置の構成図、第３図は、そのデータフォーマット
の例示図である。 １−１・・・回線制御装置、１−２・・・メモリ、１−
３・・・バス使用権制御回路、１−４・・・アドレスバ
ス、１−５・・・データバス、１−６・・・制御ハス、
２−１・・・回線制御回路、２−２・・・アドレス受信
回路、２−３・・・シーケンス制御回路、２−４・・・
受信データアドレスレジスタ、２−５・・・送受信タイ
ミング発生回路、２−６・・・方路選択レジスタ、２−
７・・・受信データレジスタ、２−８・・・送信データ
アドレスト ′（ （ほか１名）゛−一
の全体構成図、第２図は、その接続をあわせて示す回線
制御装置の構成図、第３図は、そのデータフォーマット
の例示図である。 １−１・・・回線制御装置、１−２・・・メモリ、１−
３・・・バス使用権制御回路、１−４・・・アドレスバ
ス、１−５・・・データバス、１−６・・・制御ハス、
２−１・・・回線制御回路、２−２・・・アドレス受信
回路、２−３・・・シーケンス制御回路、２−４・・・
受信データアドレスレジスタ、２−５・・・送受信タイ
ミング発生回路、２−６・・・方路選択レジスタ、２−
７・・・受信データレジスタ、２−８・・・送信データ
アドレスト ′（ （ほか１名）゛−一
Claims (1)
- １、伝送回線を制御する複数の回線制御装置と、受信デ
ータを一時蓄積するようにしたメモリと、バスの使用権
を順次、上記回線制御装置に付与するバス使用権制御回
路とを備え、バスの使用権を得た回線制御装置が、上記
受信データの格納メモリアドレスを当該受信データ内の
情報に対応する回線制御装置の７・−ドキューに書゛込
むことによって、データの交換を行いうるように構成し
たことを特徴とするパケット交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135864A JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135864A JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028344A true JPS6028344A (ja) | 1985-02-13 |
| JPH0133981B2 JPH0133981B2 (ja) | 1989-07-17 |
Family
ID=15161543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135864A Granted JPS6028344A (ja) | 1983-07-27 | 1983-07-27 | パケツト交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780363A1 (en) | 1995-12-22 | 1997-06-25 | Sharp Kabushiki Kaisha | Bisazo-benzofuran compounds, their use as charge carrier generating compounds and intermediates for their preparation |
-
1983
- 1983-07-27 JP JP58135864A patent/JPS6028344A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0780363A1 (en) | 1995-12-22 | 1997-06-25 | Sharp Kabushiki Kaisha | Bisazo-benzofuran compounds, their use as charge carrier generating compounds and intermediates for their preparation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133981B2 (ja) | 1989-07-17 |
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