JPS6029041A - 計数型ａ／ｄ変換回路 - Google Patents
計数型ａ／ｄ変換回路Info
- Publication number
- JPS6029041A JPS6029041A JP12137283A JP12137283A JPS6029041A JP S6029041 A JPS6029041 A JP S6029041A JP 12137283 A JP12137283 A JP 12137283A JP 12137283 A JP12137283 A JP 12137283A JP S6029041 A JPS6029041 A JP S6029041A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- conversion circuit
- pulse
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、Ａ／Ｄ （アナログ／デジタル）変換回路建
係シ、特に計数型のＡ／１）変換回路に関する。
係シ、特に計数型のＡ／１）変換回路に関する。
アナ日グ入力電圧に対応する時間だけ計数を行ない、そ
の計数値をデジタル出方として用いる計数型のめ変換回
路は、従来、第１図に示すように構成されている。即ち
、電圧・時間変換回路１、はきアナログ久方端子２から
のアナログ入力電圧を制御端子３がらのスタート信号に
よシ変換開始し、久方電圧レベルに対応した時間幅Ｔの
・母ルス信号出方に変換するものであシ、クロック端子
４からのクロ，クノやルスに基ｈて動作する。カウンタ
（計数回路）５Ｆｉ、上記変換回路１のパルス出方がダ
ート久方とじて導かれ、このパルス入力の期間にクロッ
ク端子４がらのクロッジノ４ルスを計数して出方端子６
に並列ビットの計数出方を発生する。したがって、この
計数出力は前記アナログ入力電圧に対応している。
の計数値をデジタル出方として用いる計数型のめ変換回
路は、従来、第１図に示すように構成されている。即ち
、電圧・時間変換回路１、はきアナログ久方端子２から
のアナログ入力電圧を制御端子３がらのスタート信号に
よシ変換開始し、久方電圧レベルに対応した時間幅Ｔの
・母ルス信号出方に変換するものであシ、クロック端子
４からのクロ，クノやルスに基ｈて動作する。カウンタ
（計数回路）５Ｆｉ、上記変換回路１のパルス出方がダ
ート久方とじて導かれ、このパルス入力の期間にクロッ
ク端子４がらのクロッジノ４ルスを計数して出方端子６
に並列ビットの計数出方を発生する。したがって、この
計数出力は前記アナログ入力電圧に対応している。
上記のような計数型のＡ／Ｄ 変換回路におｈて、電圧
・時間変換回路Ｉの精度が高い場合にはＡ／Ｄ変換精度
はカウンタ５の分解能によって左右される。カウンタ５
は、１クロック時間の分解能を持っておＪ、Ａ／Ｄ変換
精度を向上すべく分解能を向上させるためにはクロック
周期を知かぐすることが必要であるが、これは通常その
他の制約条件があって限度がある。そこで、帥変換精度
を向上させる他の方法として、電圧・時間変換出力パル
スの時間幅を長くすることも考えられるが、そうすると
変換速度が低下することになる。
・時間変換回路Ｉの精度が高い場合にはＡ／Ｄ変換精度
はカウンタ５の分解能によって左右される。カウンタ５
は、１クロック時間の分解能を持っておＪ、Ａ／Ｄ変換
精度を向上すべく分解能を向上させるためにはクロック
周期を知かぐすることが必要であるが、これは通常その
他の制約条件があって限度がある。そこで、帥変換精度
を向上させる他の方法として、電圧・時間変換出力パル
スの時間幅を長くすることも考えられるが、そうすると
変換速度が低下することになる。
本発明は上記の事情に鮨みてなされたもので、使用クロ
ックおよび線変換速度を変更することなく、Ａ／’Ｄ？
換精度を向上し得る計数型め変換回路を提供するもので
ある。
ックおよび線変換速度を変更することなく、Ａ／’Ｄ？
換精度を向上し得る計数型め変換回路を提供するもので
ある。
［発明の概要〕
即ち、本発明の計斂型繍変換回路は、アナログ入力信号
をそのレベルに応じた時間幅のノやルス信号に変換し、
この変換・やルス侶号の出力期間だけクロ、クパルスを
計数し、上記変換・やルス信号の終了タイミングにおけ
る上記クロ。
をそのレベルに応じた時間幅のノやルス信号に変換し、
この変換・やルス侶号の出力期間だけクロ、クパルスを
計数し、上記変換・やルス信号の終了タイミングにおけ
る上記クロ。
り信号の論理レベルもしくはその反転レベルを記憶し、
前記計数によシ得られた計数出力にその最下位ビットよ
り１ビツト下位の信号として前記記憶した信号を付加し
ての変換出力を取り出すようにしたことを特徴とする。
前記計数によシ得られた計数出力にその最下位ビットよ
り１ビツト下位の信号として前記記憶した信号を付加し
ての変換出力を取り出すようにしたことを特徴とする。
以下、図面を参照して本発明の一実施例を詳細に訝、明
する。
する。
第２図に示すの変換回路は、第１図を参照して前述した
従来のめ変換回路に比べて、２個のアンドグー）２１，
２２．１個のセットリセット（ＳＲ）型フリップフロ、
プ（Ｆ／Ｆ）回路２３および１個のインバータ２４から
なる記憶回路２θを付加した点が異なシ、その他は同じ
であるから第１図中と同一符号を付してその説明を省略
し、以下具なる部分について述べる。
従来のめ変換回路に比べて、２個のアンドグー）２１，
２２．１個のセットリセット（ＳＲ）型フリップフロ、
プ（Ｆ／Ｆ）回路２３および１個のインバータ２４から
なる記憶回路２θを付加した点が異なシ、その他は同じ
であるから第１図中と同一符号を付してその説明を省略
し、以下具なる部分について述べる。
即ち、二人力の第１のアンドゲート２１は、一方の入力
として電圧・時間変換回路１の出方・ぐルスが導かれ、
他方の入力としてクロ、り、＋ルスが導かれ、そのアン
ド出力は前記ＦＯＰ回路２３のセット入力Ｓとして導か
れる。また、二人力の第２のアンド？”−１−２２／ｄ
−１一方の入力とじて前記電圧・時間変換回路１の出力
パルスが導かれ、（Ｉ！１方の入力としてクロックパル
スがインバータ２４によシ反転された反転クロ、り・や
ルスがｍかれ、そのアンド出力は前記Ｆβ回路２３のリ
セット人力Ｒとして導かれる。そして、Ｆ／′Ｆ′回路
２３０セット出力Ｓが出力端子２５を通じて椴シ出され
、カウンタ５の計数出力の最下位ピッ） ＬＳＢよりさ
らに１ビツト下位のビット出力として付は加えられる。
として電圧・時間変換回路１の出方・ぐルスが導かれ、
他方の入力としてクロ、り、＋ルスが導かれ、そのアン
ド出力は前記ＦＯＰ回路２３のセット入力Ｓとして導か
れる。また、二人力の第２のアンド？”−１−２２／ｄ
−１一方の入力とじて前記電圧・時間変換回路１の出力
パルスが導かれ、（Ｉ！１方の入力としてクロックパル
スがインバータ２４によシ反転された反転クロ、り・や
ルスがｍかれ、そのアンド出力は前記Ｆβ回路２３のリ
セット人力Ｒとして導かれる。そして、Ｆ／′Ｆ′回路
２３０セット出力Ｓが出力端子２５を通じて椴シ出され
、カウンタ５の計数出力の最下位ピッ） ＬＳＢよりさ
らに１ビツト下位のビット出力として付は加えられる。
次に、上記ＡＡ変換回路の動作を第３図を参照して説明
する。電圧・時間変換回路１は、スタート信号の入力後
、最初のクロックパルス入力のたとえば立下りで変換動
作を開始し、この開始と共にその出方・母ルスが発生し
、アナログ入力電圧に対応した時間後に上記出方・やル
スが終了する。この出方ｉ’ｆルスの期間中、カウンタ
５はクロックパルスを計数し、第１の７：／ト）ｆ−ト
２２および第２のアンドダート２３はそれぞれ対応・し
てクロックツやルスおよび反転クロックパルスを通す。
する。電圧・時間変換回路１は、スタート信号の入力後
、最初のクロックパルス入力のたとえば立下りで変換動
作を開始し、この開始と共にその出方・母ルスが発生し
、アナログ入力電圧に対応した時間後に上記出方・やル
スが終了する。この出方ｉ’ｆルスの期間中、カウンタ
５はクロックパルスを計数し、第１の７：／ト）ｆ−ト
２２および第２のアンドダート２３はそれぞれ対応・し
てクロックツやルスおよび反転クロックパルスを通す。
Ｆ／Ｆ回路２３は、入力クロックのたとえば立上シに応
動し、上記各アンドグー１−２７ 、２２からのクロ、
クス方によってセット、リセットされ、クロック入力が
与えられる毎にセット出力Ｑが反転する。この場合、電
圧・時間変換回路１の出力パルスが終了した時点ｔ１で
クロックパルスの論理レベルが６０つ”であれば、Ｆ／
Ｆ′回路２３のセット出力。も飢ロウ″レペルニナって
おす、前記出カッ（ルスが終了した時点ｔ２でりｏツク
パルスの論理レベルが０ハイ″であれば、Ｆ／Ｆ回路２
３０セット出力Ｑも１ハイ”レベルになっている。即ち
、ｆ回路２３のセット出力ＱＩ′ｉ、電圧・時ｒ＃！１
変挽出力・やルスの終了タイミングを１クロ、り時間の
１／２の分解能で検出したことになる。そして、このＦ
／Ｆ回路２３のセット出力Ｑがカウンタ５の計数出力（
これの分解能は１クロ、り時間である）の１ビツト下位
のデータとして付加されることによって、カウンタ５の
計数出力のみからなるＡ／Ｄ ｆ挽出力（従来例に相当
する）に比べて変換精度の高いＡ／Ｄ変換出力が得られ
る。この場合、使用クロックの周波数とか数、電圧・時
間変換速度は従来例と同様であるものとして比較してい
る。
動し、上記各アンドグー１−２７ 、２２からのクロ、
クス方によってセット、リセットされ、クロック入力が
与えられる毎にセット出力Ｑが反転する。この場合、電
圧・時間変換回路１の出力パルスが終了した時点ｔ１で
クロックパルスの論理レベルが６０つ”であれば、Ｆ／
Ｆ′回路２３のセット出力。も飢ロウ″レペルニナって
おす、前記出カッ（ルスが終了した時点ｔ２でりｏツク
パルスの論理レベルが０ハイ″であれば、Ｆ／Ｆ回路２
３０セット出力Ｑも１ハイ”レベルになっている。即ち
、ｆ回路２３のセット出力ＱＩ′ｉ、電圧・時ｒ＃！１
変挽出力・やルスの終了タイミングを１クロ、り時間の
１／２の分解能で検出したことになる。そして、このＦ
／Ｆ回路２３のセット出力Ｑがカウンタ５の計数出力（
これの分解能は１クロ、り時間である）の１ビツト下位
のデータとして付加されることによって、カウンタ５の
計数出力のみからなるＡ／Ｄ ｆ挽出力（従来例に相当
する）に比べて変換精度の高いＡ／Ｄ変換出力が得られ
る。この場合、使用クロックの周波数とか数、電圧・時
間変換速度は従来例と同様であるものとして比較してい
る。
なお、クロック・やルスのデユーティ比が５０チである
と、電圧・時間変換出力パルスの終了タイミングが１ク
ロック時間の丁度半分の位置を基準にしてその前である
か後であるかの判定が行なわれるので、変換精度が最も
良いものとなる。もし、クロックパルスのデユーティ比
が５０％からずれるほど上記変換精度は劣化するが、カ
ウンタ５の計数出力よりも１ビット多い分だけ従来例よ
りも変換精度が向上することに変りはなＡｏ なお、本発明は上記実施例に限られるものではなく、ア
ンドゲート２ Ｚ 、 ２２ 、 Ｆ／Ｆ回路２３、イ
ンバータ２４の組合わせに代えて、要は電圧・時間変換
出方・ぐルスの終了タイミングでクロックパルスの論理
レベル（もしくはその反転レベル）を記憶する記憶回路
を設ければよい。
と、電圧・時間変換出力パルスの終了タイミングが１ク
ロック時間の丁度半分の位置を基準にしてその前である
か後であるかの判定が行なわれるので、変換精度が最も
良いものとなる。もし、クロックパルスのデユーティ比
が５０％からずれるほど上記変換精度は劣化するが、カ
ウンタ５の計数出力よりも１ビット多い分だけ従来例よ
りも変換精度が向上することに変りはなＡｏ なお、本発明は上記実施例に限られるものではなく、ア
ンドゲート２ Ｚ 、 ２２ 、 Ｆ／Ｆ回路２３、イ
ンバータ２４の組合わせに代えて、要は電圧・時間変換
出方・ぐルスの終了タイミングでクロックパルスの論理
レベル（もしくはその反転レベル）を記憶する記憶回路
を設ければよい。
上述したように本発明の計数型Ａ／Ｄ変換回路によれば
、使用クロックおよびＡ／Ｄ変換速度を変更することな
くめ変換精度を向上させることができる。
、使用クロックおよびＡ／Ｄ変換速度を変更することな
くめ変換精度を向上させることができる。
第１図は従来の計数型Ａ／Ｄ変換回路を示す構成説明図
、第２図は本発明に係る計数型Ａ／Ｄ変挽回路の一実施
例を示す構成説明図、第３図は第２図の動作説明のため
に示すタイミング図である。 １・・・電圧・時間変換回路、５・・・計数回路、２０
・・・記憶回路。
、第２図は本発明に係る計数型Ａ／Ｄ変挽回路の一実施
例を示す構成説明図、第３図は第２図の動作説明のため
に示すタイミング図である。 １・・・電圧・時間変換回路、５・・・計数回路、２０
・・・記憶回路。
Claims (2)
- （１）アナログ入力信号をその信号レベルに対応した時
間幅の／４’ルス信号に変換して出力する電圧・時間変
換回路と、この電圧・時間変換回路のノ４ルス信号出力
が入力し、このパルス信号入力の期間中クロ、り／４’
ルスを計数する計数回路と、前記電圧・時間変換回路の
／４’ルス信号出力の終了タイミングにおける前記クロ
ック・ｆルスの論理レベルもしくはその反転レベルを記
憶する記憶回路とを具備し、前記計数回路の計数出力に
その最下位ビットよりｉビット下位の信号として記憶回
路の記憶出力を付加してＡ／Ｄ変換出力として取シ出す
ようＫしてなることを特徴とする計数型Ａ／Ｄ変換回路
。 - （２） ＡｆＪ 記クロックパルスのデユー ティ比は
ほぼ５０％であることを特徴とする特許 の範囲第１項記載の計数型Ａ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12137283A JPS6029041A (ja) | 1983-07-04 | 1983-07-04 | 計数型ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12137283A JPS6029041A (ja) | 1983-07-04 | 1983-07-04 | 計数型ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029041A true JPS6029041A (ja) | 1985-02-14 |
Family
ID=14809598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12137283A Pending JPS6029041A (ja) | 1983-07-04 | 1983-07-04 | 計数型ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029041A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120428U (ja) * | 1987-01-27 | 1988-08-04 | ||
| JP2013188466A (ja) * | 2012-02-16 | 2013-09-26 | Olympus Corp | 内視鏡システムおよびａ／ｄ変換器 |
-
1983
- 1983-07-04 JP JP12137283A patent/JPS6029041A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120428U (ja) * | 1987-01-27 | 1988-08-04 | ||
| JP2013188466A (ja) * | 2012-02-16 | 2013-09-26 | Olympus Corp | 内視鏡システムおよびａ／ｄ変換器 |
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