JPS6029067A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS6029067A JPS6029067A JP13322583A JP13322583A JPS6029067A JP S6029067 A JPS6029067 A JP S6029067A JP 13322583 A JP13322583 A JP 13322583A JP 13322583 A JP13322583 A JP 13322583A JP S6029067 A JPS6029067 A JP S6029067A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- output
- attenuation
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Picture Signal Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号の利得を制御する利得制御回路
に関する。
に関する。
背景技術とその問題点
第１図のような可変抵抗器（１）を使用したアナログア
ッテネータをディジタル化する場合、第２図、第３図の
ような回路が使用される。第２図はディジタル乗算器（
２）を使用したもので、Ｘ入力へのディジタル信号と、
ディジタルスイッチ（３）で設定されたＸ入力へのアツ
テネーション定数（例えば８２５５ ビットデータで１区−（２）込）とが掛算され、アッテ
ネーション出力が得られるように構成されている。この
ディジタルアッテネータは、高速乗算器を使用するため
回路が複雑で高価となる問題があり、特殊な場合を除い
て殆ど用いられていない。
ッテネータをディジタル化する場合、第２図、第３図の
ような回路が使用される。第２図はディジタル乗算器（
２）を使用したもので、Ｘ入力へのディジタル信号と、
ディジタルスイッチ（３）で設定されたＸ入力へのアツ
テネーション定数（例えば８２５５ ビットデータで１区−（２）込）とが掛算され、アッテ
ネーション出力が得られるように構成されている。この
ディジタルアッテネータは、高速乗算器を使用するため
回路が複雑で高価となる問題があり、特殊な場合を除い
て殆ど用いられていない。
第３図はプログツマプルＲＯＭ （４）を用いたもので
、ＲＯＭ（４）には第４図に示すアッテネーションカー
ブａ１〜ａ８に相当する出力データＤ。−Ｄ７ が入力
データＡ。−Ａ７をアドレスとする参照表の形で書込ま
れていて、アッテネーション設定スイッチ（５）で設定
された３ビツトコード入力Ａ８〜Ａ＋ｏをアドレスとし
てカーブａ１〜ａ８の一つを選択してそのカーブに対応
した入出力減衰比が得られるように成っている。この回
路はＲＯＭの容量により特性の制限を受け、ディジタル
ＴＶ受像機の輪郭強調度の調整のように強、中、弱、断
のようなステップ状の減衰比選択に使用することができ
るが、コントラスト調整、カラー調整のような微調整を
要する場合には厖大なＲＯＭ容量を必要とし、実用的で
ない。
、ＲＯＭ（４）には第４図に示すアッテネーションカー
ブａ１〜ａ８に相当する出力データＤ。−Ｄ７ が入力
データＡ。−Ａ７をアドレスとする参照表の形で書込ま
れていて、アッテネーション設定スイッチ（５）で設定
された３ビツトコード入力Ａ８〜Ａ＋ｏをアドレスとし
てカーブａ１〜ａ８の一つを選択してそのカーブに対応
した入出力減衰比が得られるように成っている。この回
路はＲＯＭの容量により特性の制限を受け、ディジタル
ＴＶ受像機の輪郭強調度の調整のように強、中、弱、断
のようなステップ状の減衰比選択に使用することができ
るが、コントラスト調整、カラー調整のような微調整を
要する場合には厖大なＲＯＭ容量を必要とし、実用的で
ない。
本発明は上述の問題にかんがみ、高速乗算器や大容量の
ＲＯＭを使用することなく、安価でしかも微小ステップ
で減衰比や振巾制限率を可変できる高性能の利得制御回
路（アッテネータやリミッタ等の振巾軸制御回路）を提
供することを目的とする。
ＲＯＭを使用することなく、安価でしかも微小ステップ
で減衰比や振巾制限率を可変できる高性能の利得制御回
路（アッテネータやリミッタ等の振巾軸制御回路）を提
供することを目的とする。
発明の概要
本発明の利得制御回路は入力ディジタルデータをアドレ
スとして予め記憶されている出力ディジタルデータを得
るＲ Ａ Ｍと、入出力利得の可変制御に応じて入力デ
ィジタルデータと出力ディジタルデータとの対応関係を
代表するデータ群を上記ＲＡＭに記憶させるコントロー
ル回路とを具備させたものである。この構成により安価
で高性能の利得制御回路を実現することができる。
スとして予め記憶されている出力ディジタルデータを得
るＲ Ａ Ｍと、入出力利得の可変制御に応じて入力デ
ィジタルデータと出力ディジタルデータとの対応関係を
代表するデータ群を上記ＲＡＭに記憶させるコントロー
ル回路とを具備させたものである。この構成により安価
で高性能の利得制御回路を実現することができる。
実施例
以下本発明を実施例に基いて説明する。
第５図は本発明の利得制御回路を適用したディジタルア
ッテネータの回路図である。このアップのためにＲＡ
Ｍ （６）が使用されている。このＲＡＭ（６）には、
第６Ａ図に示すように第４図の減衰カーフ’ａ１〜＆８
のうちの１本、例えばカーブ１４、ｔこ相当する出力デ
ータＤ。−Ｄｙ （並列）が入力データＡ。
ッテネータの回路図である。このアップのためにＲＡ
Ｍ （６）が使用されている。このＲＡＭ（６）には、
第６Ａ図に示すように第４図の減衰カーフ’ａ１〜＆８
のうちの１本、例えばカーブ１４、ｔこ相当する出力デ
ータＤ。−Ｄｙ （並列）が入力データＡ。
〜Ａ、（並列）をアドレスとする参照表の形式で書込ま
れている。入力データＡ。−Ａ７ は例えばディジタル
化されたビデオ信号であって、アドレス切換スイッチ（
７）を介してＲＡ Ｍ ＋６）に与えられ、第６Ａ図の
カーブａ１に従って減衰された出方データＤ。
れている。入力データＡ。−Ａ７ は例えばディジタル
化されたビデオ信号であって、アドレス切換スイッチ（
７）を介してＲＡ Ｍ ＋６）に与えられ、第６Ａ図の
カーブａ１に従って減衰された出方データＤ。
〜Ｄ７が得られる。
減衰比を第６Ｂ図のカーブａ３のように切換えるには、
ＲＡＭ１６）に記憶されているデータをカーブａ３に合
うように変更する。このデータ変更は、コントローラ（
８）によって入力データの無い例えばビデオ信号の垂直
ブランキング区間Ｖ、ＢＬＫにおいて実行される。この
コント’ａ −ラ（８）は例エバマイクロコンピュータ
で構成され、減衰比の切換制御は８ビツト（２５６段階
）のアッテネーション設定スイッチ（９）の操作に基い
て行われる。
ＲＡＭ１６）に記憶されているデータをカーブａ３に合
うように変更する。このデータ変更は、コントローラ（
８）によって入力データの無い例えばビデオ信号の垂直
ブランキング区間Ｖ、ＢＬＫにおいて実行される。この
コント’ａ −ラ（８）は例エバマイクロコンピュータ
で構成され、減衰比の切換制御は８ビツト（２５６段階
）のアッテネーション設定スイッチ（９）の操作に基い
て行われる。
コントローラ（８）は設定スイッチ（９）の入力値に応
じて内蔵の減衰傾斜定数を読出し、例えば第６Ｂ図のカ
ーブａ５上の各点のアドレスＡ。−Ａ７ に対応する記
憶データＤＩｏ−ＤＩ、を計算し、ＲＡ Ｍ （６）に
送り出す。このとき書込信号ＳｗがＲＡ Ｍ （６）の
書込制御人力Ｗに与えられ、ＲＡＭ＋６＞が書込可能状
態となると共に、記憶データＤＩｏ−ＤＩ、に対応した
アドレス信号Ａ。−Ａ７ がアドレス切換スイッチ（７
）を介してＲＡ Ｍ （６１に与えられる。この切換ス
イッチ（７）はコントローラ（８）の制御出力Ｓｃ に
よって垂直ブランキング信号Ｖ、ＢＬＫの区間において
記憶用アドレスの側に切換えられる。
じて内蔵の減衰傾斜定数を読出し、例えば第６Ｂ図のカ
ーブａ５上の各点のアドレスＡ。−Ａ７ に対応する記
憶データＤＩｏ−ＤＩ、を計算し、ＲＡ Ｍ （６）に
送り出す。このとき書込信号ＳｗがＲＡ Ｍ （６）の
書込制御人力Ｗに与えられ、ＲＡＭ＋６＞が書込可能状
態となると共に、記憶データＤＩｏ−ＤＩ、に対応した
アドレス信号Ａ。−Ａ７ がアドレス切換スイッチ（７
）を介してＲＡ Ｍ （６１に与えられる。この切換ス
イッチ（７）はコントローラ（８）の制御出力Ｓｃ に
よって垂直ブランキング信号Ｖ、ＢＬＫの区間において
記憶用アドレスの側に切換えられる。
なおＲＡ Ｍ ＋６１がデータを記憶している間には、
書込信号Ｓｗが出力インヒビットゲートａ〔に供給され
て、このゲートが閉じられている。このインヒビットゲ
ートＯＩはラッチ回路でもよい。
書込信号Ｓｗが出力インヒビットゲートａ〔に供給され
て、このゲートが閉じられている。このインヒビットゲ
ートＯＩはラッチ回路でもよい。
ＲＡ Ｍ ＋６）の必要な記憶容量は、入力及び出力デ
ータの語長が８ビツトならば、（アドレス２８）×（デ
ータ８ビツト）で２にビットあればよい。即ち、第３図
のような大容量のＲＯＭ（４）を使用することなく、小
容量のＲＡＭを用いて例えば２５６段階で微調整可能な
ディジタルアッテネータを構成することができる。
ータの語長が８ビツトならば、（アドレス２８）×（デ
ータ８ビツト）で２にビットあればよい。即ち、第３図
のような大容量のＲＯＭ（４）を使用することなく、小
容量のＲＡＭを用いて例えば２５６段階で微調整可能な
ディジタルアッテネータを構成することができる。
なおアッテネーション設定スイッチ（９）の代りに第７
図に示すようなアップ・ダウンの指示スイッチａυを使
用してもよい。
図に示すようなアップ・ダウンの指示スイッチａυを使
用してもよい。
第８図は第５図のアッテネータの応用例を示す回路図で
あって、この例ではＲＡ Ｍ ＋６＞に書込まれる減衰
カーブとしてＴＶ受像機の動作状態についての制御因子
が導入されるようになっている。即ち、受信電界強度、
ＣＲＴカソード電流、室内の明るさなどのデータがコン
トローラ（８）に送られ、第９Ａ図〜第９Ｃ図のような
ノイズキャンセルカーブ、リニアリティ補正カーブ、ピ
ークリミットカーブに相当するデータが電界強度、ＣＲ
Ｔカソード電流、室内の明るさの夫々に応じて設定（計
算）される。つまり電界強度が強ければ、ノイズ抑圧す
るために第９Ａ図のように小振巾信号についての減衰比
が矢印方向に大きくなったカーブが発生される。またＣ
ＲＴの平均カソード電流の変化に応じて、第９Ｂ図のよ
うにビデオ信号の非線形補正カーブが矢印方向に変化さ
れる。更に室内の明るさレベルが大であれば、それに応
じて第９Ｃ図のように入力信号のピークが矢印方向によ
り制限されたカーブが発生される。これらの第９Ａ図〜
第９Ｃ図のカーブに乗ったデータは、第６Ａ図、第６Ｂ
図と同様に入力データに対応したアドレスごとにコント
ローラ（８）において計算して得られるが、各データは
コントローラ（８）において更に加算されて第９Ｄ図の
ような合成カーブに乗ったデータとしてＲＡ Ｍ ＋６
）に送出される。これによって入力ディジタルビデオ信
号は、ＲＡＭｌｌ３）に記憶された第９Ｄ図の合成カー
ブに従って振巾制御（利得コントロール）を受け、電界
強度、ＣＲＴカソード電流、室内の明るさに応じた画面
コントロールが行われる。
あって、この例ではＲＡ Ｍ ＋６＞に書込まれる減衰
カーブとしてＴＶ受像機の動作状態についての制御因子
が導入されるようになっている。即ち、受信電界強度、
ＣＲＴカソード電流、室内の明るさなどのデータがコン
トローラ（８）に送られ、第９Ａ図〜第９Ｃ図のような
ノイズキャンセルカーブ、リニアリティ補正カーブ、ピ
ークリミットカーブに相当するデータが電界強度、ＣＲ
Ｔカソード電流、室内の明るさの夫々に応じて設定（計
算）される。つまり電界強度が強ければ、ノイズ抑圧す
るために第９Ａ図のように小振巾信号についての減衰比
が矢印方向に大きくなったカーブが発生される。またＣ
ＲＴの平均カソード電流の変化に応じて、第９Ｂ図のよ
うにビデオ信号の非線形補正カーブが矢印方向に変化さ
れる。更に室内の明るさレベルが大であれば、それに応
じて第９Ｃ図のように入力信号のピークが矢印方向によ
り制限されたカーブが発生される。これらの第９Ａ図〜
第９Ｃ図のカーブに乗ったデータは、第６Ａ図、第６Ｂ
図と同様に入力データに対応したアドレスごとにコント
ローラ（８）において計算して得られるが、各データは
コントローラ（８）において更に加算されて第９Ｄ図の
ような合成カーブに乗ったデータとしてＲＡ Ｍ ＋６
）に送出される。これによって入力ディジタルビデオ信
号は、ＲＡＭｌｌ３）に記憶された第９Ｄ図の合成カー
ブに従って振巾制御（利得コントロール）を受け、電界
強度、ＣＲＴカソード電流、室内の明るさに応じた画面
コントロールが行われる。
なお第１０図のようにディジタル入力をその標本化周期
分の遅延素子（Ｅｌ ＋１：１ （＋（によって順次遅
延し、得られた複数のデータに対して乗算器ａω〜Ｇ８
Ｉによって所定の係数を掛け、加算器（１１〜Ｃυで加
え合わせるように構成したディジタルフィルタにも本発
明を適用することができる。即ち、乗算器−〜α樽の夫
々に第５図のＲＡ Ｍ （６）を用いて係数乗算（所定
の傾斜カーブに従う減衰操作）を行わせるように構成す
ることができる。係数の変更は第５図のようにコントロ
ーラ（８）ｉζよって容易にできるので、フィルタ特性
を所定のパラメータに従って可変コントレールすること
ができる。
分の遅延素子（Ｅｌ ＋１：１ （＋（によって順次遅
延し、得られた複数のデータに対して乗算器ａω〜Ｇ８
Ｉによって所定の係数を掛け、加算器（１１〜Ｃυで加
え合わせるように構成したディジタルフィルタにも本発
明を適用することができる。即ち、乗算器−〜α樽の夫
々に第５図のＲＡ Ｍ （６）を用いて係数乗算（所定
の傾斜カーブに従う減衰操作）を行わせるように構成す
ることができる。係数の変更は第５図のようにコントロ
ーラ（８）ｉζよって容易にできるので、フィルタ特性
を所定のパラメータに従って可変コントレールすること
ができる。
実施列
本発明は上述の如（、ＲＡ八へに入力ディジタルデータ
をアドレスとして供給して予め記憶されている出力ディ
ジタルデータを得るようにし、入出力利得の可変制御に
応じて入力ディジタルデータと出力ディジタルデータと
の対応関係を代表するデータ群をＲＡＭに記憶させるよ
うにしたものである。従って高価な係数乗算器や大容量
のＲＯＭを用いることなく、安価に入手し得る部品（Ｒ
Ａ１＋１やワンチップデータプロセッサ）を用いて簡単
な回路で高性能の利得制御回路を構成することができる
。また入出力利得カーブの全体又は部分を任意に且つ簡
単に変更することができるから、特性の自由度が大であ
ってアッテネータ、ピーク振巾リミッタ、非線形補正回
路、小振巾抑圧回路（ノイズエリミネータ）など１こ多
目的暑ζ利用することができる。
をアドレスとして供給して予め記憶されている出力ディ
ジタルデータを得るようにし、入出力利得の可変制御に
応じて入力ディジタルデータと出力ディジタルデータと
の対応関係を代表するデータ群をＲＡＭに記憶させるよ
うにしたものである。従って高価な係数乗算器や大容量
のＲＯＭを用いることなく、安価に入手し得る部品（Ｒ
Ａ１＋１やワンチップデータプロセッサ）を用いて簡単
な回路で高性能の利得制御回路を構成することができる
。また入出力利得カーブの全体又は部分を任意に且つ簡
単に変更することができるから、特性の自由度が大であ
ってアッテネータ、ピーク振巾リミッタ、非線形補正回
路、小振巾抑圧回路（ノイズエリミネータ）など１こ多
目的暑ζ利用することができる。
第１図はアナ四′グアツテネータの回路図、第２図及び
第３図は夫々高速乗算器及び大容量ＲＯＭを用いた従来
のディジタルアッテネータの回路図、嬉４図は第３図の
ＲＯＭの記憶内容である入出力／ｌ！性グア ７、嬉５
図は本発明の実施例を示すディジタルアッテネータの回
路図、第６Ａ図及び柁６Ｂ図は第５図のＲＡＭに記憶さ
れる入出力特性のグラフ、第７図は第５図のアッテネー
ション設定スイッチの変形例を示す回路図、第８図は嬉
５図の実施例をディジタルＴＶ受像機に応用した場合の
回路図、第９Ａ図〜第９Ｄ図は夫々第８図のコントロー
ラにおいて発生される入出力特性のグラフ、第１０図は
ディジタルフィルタへの応用例を示す回路図である。 なお図面に用いた符号において、 （６）・・・・・・・・・・・・・・ＲＡ Ｍ（７）・
・・・・・・・・・・・・・アドレス切換スイッチ（８
）・・・・・・・・・・・・・・・コントロー２（９）
・・・・・・・・・・・・・・・ アッテネーション
設定スイッチである。 代理人 上屋 勝 常 包 芳 男 杉浦俊貴
第３図は夫々高速乗算器及び大容量ＲＯＭを用いた従来
のディジタルアッテネータの回路図、嬉４図は第３図の
ＲＯＭの記憶内容である入出力／ｌ！性グア ７、嬉５
図は本発明の実施例を示すディジタルアッテネータの回
路図、第６Ａ図及び柁６Ｂ図は第５図のＲＡＭに記憶さ
れる入出力特性のグラフ、第７図は第５図のアッテネー
ション設定スイッチの変形例を示す回路図、第８図は嬉
５図の実施例をディジタルＴＶ受像機に応用した場合の
回路図、第９Ａ図〜第９Ｄ図は夫々第８図のコントロー
ラにおいて発生される入出力特性のグラフ、第１０図は
ディジタルフィルタへの応用例を示す回路図である。 なお図面に用いた符号において、 （６）・・・・・・・・・・・・・・ＲＡ Ｍ（７）・
・・・・・・・・・・・・・アドレス切換スイッチ（８
）・・・・・・・・・・・・・・・コントロー２（９）
・・・・・・・・・・・・・・・ アッテネーション
設定スイッチである。 代理人 上屋 勝 常 包 芳 男 杉浦俊貴
Claims (1)
- 入力ディジタルデータをアドレスとして予め記憶されて
いる出力ディジタルデータを得るＲＡＭと、入出力利得
の可変制御に応じて上記入力ディジタルデータと出力デ
ィジタルデータとの対応関係を代表するデータ群を上記
ＲＡＭに記憶させるコントロール回路とを具備する利得
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13322583A JPS6029067A (ja) | 1983-07-21 | 1983-07-21 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13322583A JPS6029067A (ja) | 1983-07-21 | 1983-07-21 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029067A true JPS6029067A (ja) | 1985-02-14 |
Family
ID=15099655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13322583A Pending JPS6029067A (ja) | 1983-07-21 | 1983-07-21 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029067A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105421A (en) * | 1979-02-08 | 1980-08-13 | Nippon Hoso Kyokai <Nhk> | Digital attenuator |
-
1983
- 1983-07-21 JP JP13322583A patent/JPS6029067A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105421A (en) * | 1979-02-08 | 1980-08-13 | Nippon Hoso Kyokai <Nhk> | Digital attenuator |
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