JPS6029230B2 - テスト構造体 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路（ＩＣ）の製造技術に係る。

更に具体的には、本発明は、ダイナミックＲＡＭ（ラン
ダム・アクセス・メモリ）セルを用いるメモリ回路に係
り、その様なメモリ・セルの製造に於けるリーク電流特
性テスト構造体に係る。〔従来技術〕単一のＦＥＴによ
ってゲートするキャパシタ記憶素子からなるメモリ記憶
素子を用いるＦＥＴ〆モリは公知である。

例えば米国特許第３３８７２８６号明細書にその様なメ
モリが開示される。該公知のＦＥＴメモリの顕著な利点
は、セルの単純さ故にＩＣ構造体を作る事ができ、各セ
ルに必要な基板すなわちウェハの面積が極めて小さくて
済む点にある。その結果多数のセルを含む非常に大容量
のメモリを単一の基板に形成することができる。従って
極めて速い速度でメモリを動作させる事ができる。しか
しながら、その記憶は永久的でない。何故なら、メモリ
のための読取書込サイクル時間と比べて電荷が満足すべ
き値に維持される時間が相対的に長いけれども、メモリ
・ビットをなす記憶した電荷が経時的にリークする傾向
を呈するからである。従って、記憶した情報を周期的に
再生する即ちリフレッシュするための最小の期間的要件
によって完成したセルが特徴付けられる様に、上記〆モ
リの製造の際に有効にテストを行ないうる事がその様な
メモリの生産に於いては極めて重要である。

その時間的要件はメモリ・セル固有のリーク特性の関数
であると理解される。更に理解される様に、個々のセル
が非常に小さくなるにつれてＩＪーク電流が極めて重要
な役割をはたす。その様なメモリもしくはシステムを製
造する場合の重要な基準は、‘１１材料の欠陥あるいは
、‘２１にメモリの製造に採用した特定のプロセスない
しは技術の特質によって生じる欠陥に起因する重要なり
ーク電流の成分を正確に判定する事である。米国特許第
３８１１０７６号明細書は、キャパシタ電極の一方が１
導電型領域のＦＥＴ電極に対応する様に、ＦＥＴへダイ
ナミック記憶素子として直列に接続されるキャパシタを
形成する概念を開示している。

それは更にポリシリコンのフィールド・シールドを開示
しており、ＦＥＴメモリの現在の製造方法に関する技術
が説明されている。ＩＢＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｍｅ Ｂｕｌｌｅｔｉｎ ，Ｖｏｕ９
，Ｎｏ．３，Ａｕｇ瓜ｔｌ９７６はリーク感応ＦＥＴデ
バイスのためのモニタ回路を開示している。

このモニ夕回路によれば、一対の適当に接続したＦＥＴ
デバイスによって、チャージ保持時間技法による標準の
パラメトリック・テスタにおける非常に微弱なりーク電
流の測定を可能としている。更に開示される回路はゲー
ト拡散はオーバラップ・キャパシタンスの測定を可能に
している。一方、開示される回路によって得たウェハあ
たりのりーク分布がプロセス・ラインの特性の表示とな
つている。〔発明の目的〕 従って本発明の第１の目的は全体的なりーク電流に寄与
する個々の欠陥を精密に判定するための及びそれを制御
するための手段を提供する事にある。

本発明の第２の目的は、ＩＣの、更に具体的にはＩＣＦ
ＥＴメモリの製造プロセスにおいて測定する必要のある
特定のリーク電流成分の特徴付け及び分離を可能にする
方法及びテスト構造体を提供する事である。

本発明の第３の目的は、その様な製造に於いて、分離領
域によって画成された周辺長さ成分に起因するりークか
ら面積成分に起因するりークを分けるためのメモリ診断
用プロープないしテスト装置を提供する事にある。

本発明の第４の目的は、製品及びテスト・サィト（テス
ト位置）チップ間の混成が少ない場合に重要である、い
わゆるカーフ（ｋｅｈ・・・ウエハもしくは基板が上記
チップへ裁断される場合のダィシング操作において切断
される領域）の寸法条件に適合するテスト構造体を提供
する事である。

上記第４の目的に関連して、従来はテストのために通常
のチップに必要なスペースを取るかわりに、カーフ領域
にテスト・サィトを設ける事が提案されている。しかし
ながら、これまではこの技法は実用的でなかった。何故
ならば、保持時間テストなどのこれまで示唆された他の
テスト手段もしくは技法を用いる場合、テスト・サィト
上に全ての機能素子が形成された完全装備の感知増幅器
を設けねばならないという条件が課せられたからである
。その結果、その様な事情の下では、所要面積に鑑み、
上記方法は用い得ないものであった。同様に他の種々の
テスト方法においても、テスト・デバイスもしくは構造
体の一部として大きな面積を占める感知増幅器を含ませ
ねばなるなかつた。従って本発明の第５の目的は、ホン
・チップ型の増幅を実施できる様にチップ上に制限され
た大きさの面積を用いるテスト構造体を提供する事であ
る。

カーフ寸法内においても、増幅を行なうために簡単なソ
ース・フオロワをテスト・サィト上に含ませる事ができ
、よってよりずっと大面積のいわゆるゲート制御ダイオ
ードから通常得られる情報よりも更に多くの情報をうろ
ことができる。本発明の第６の目的はリーク電流成分を
判定し、区別する場合にコンピュータによる分析に適合
するテスト技術を提供する事である。矢なわれた面積に
よる製品における犠牲が最少であると共に、ウェハに関
する良好な統計的サンプルが得られる点で実用的である
という直接的な効果が奏せられる。本発明の第７の目的
は同じデバイスないし構造体上の上記のりーク電流成分
を区別し、よって直接的な問題のある成分以外の全ての
他の変数を制御する事にある。

テストは逐次各部分の‘‘良好状態”を示す様に実施す
ることができる。本発明の第８の目的は、温度が高くな
った場合のバルク拡散リークの様な他のりークを測定す
るための適当な手段となる方法及び構造体を提供する事
である。

〔発明の概要〕

本発明は材料の欠陥による種々のりーク電流成分を、プ
ロセスによって誘起した欠陥によるリーク電流成分から
分離する事によって重要なりーク電流を判定ないし測定
する技術にある。

これはウェハの適当なテスト・サィトに於いて対称的な
ゲート制御ダイオードを形成する独自の技術によって達
成される。所要面積は非常に小さいので、本発明におけ
るテスト・サイトはウェハをチップに裁断するために予
定された領域すなわちカーフ領内に形成することができ
る。異なる周辺長さ対面債比を有する複数個の別個の個
々のダイオードを含むダイオード構造体ではなく、本発
明はいくつかの彼験ダイオード・デバイス（それらのゲ
ートは異つた周辺長さ対面債比を有する）に関して共通
ないいま同一の拡散接合をテスト・サィトに形成し、よ
ってテスト・サイトのための所要面積を最小にする事に
よって、上記のりーク電流成分の分離を可能にする。

本発明の特徴は、【１ーゲート制御ダイオード・テスト
並びに、■休止テスト（ｐａ雌ｅｔｅｓｔ）と称せられ
るダイナミック・テスト（周辺長さ対面積比の関数とし
てＲＡＭセルにおける時間依存リーク現象を調べる）の
両方を可能にする点にある。

後者のテストの場合、テスト・サイトに簡単なソース・
フオロワ・デバイスが用いられ、前述の様に、従来の全
機能素子を有する礎造の感知増幅器が用いられる構造体
である、よりずっと大きな面積のゲート制御ダイオード
構造体から通常得られるのと同量の情報をうる事ができ
る。〔実施例〕 本発明の実施例を詳細に説明する前に本発明が実施され
る背景的な事情を簡単に説明する。

ダイナミックＲＡＭメモリはＶＬＳＩ応用のための中遠
、高密度のメモリとして用いられる。しかしながら、リ
ングラフィ技術における大きな改良によって、セル寸法
は非常に縮小され、よって各メモリ・セルの各々に記憶
される電荷の大きさは極めて小さい。従って、１デバイ
ス・メモリ・セルのリークに寄与する種々の原因を理解
し、特性化しうる事が増々重要となってきている。典型
的な公知のポリシリコン・ゲート反転記憶ＲＡＭセルに
おける単位面積当りの正味のリーク電流ＪＬは次式で示
される。ＪＬ＝ＪＯＢＰ＋Ｊｓｓ＋Ｊ。

ｖ…＋ＪＤ，ＦＦ（バルク）十ＪＤ，ＦＦ（フイールド
）ここでＪ。８Ｐは記憶ゲート下のデプレッション（空
乏）領域における熱発生によるリーク電流密度。

Ｊｓｓは記憶領域における表面状態による発生再結合に
起因するりーク電流。

ＪｏｖＬＰはＰＩ記憶ゲート下の傾斜部を有するフィー
ルド酸化物領域におけるバルク及び表面発生に起因する
りーク電流密度。

ＪＤ，ＦＦ（バルク）は記憶領域の空乏領域境界の拡散
長さ内のバルクに於いて発生した少数キャリャの拡散に
より生じたりーク電流密度。

Ｊｏ，ＦＦ（フィールド）は酸化物電荷による厚いフィ
ールド酸化物下の空乏領域に発生した少数のキャリャの
拡散によるリーク電流密度。

第１図に於いて二重層ポリシリコン技法によって形成し
た公知のワード線６１、ビット線６２、記憶プレート６
２等を有する１デバイス・ダイナミック・メモリ・セル
の断面を示す。

第１図は種々のりーク発生位置を丸印で囲んだ電荷及び
矢印でもつて示すための図に過ぎない。より簡単な貝０
ち単一ポリシリコン層構造を含む以下の実施例も同じリ
ーク特性を呈する事が逐次明らかとなるであろう。種々
のりーク成分の個々の発生領域を第１図に示す。

ここで指摘しておくべき事は、傾斜部を有するフィール
ド酸化物領域における周辺リーク（ｌｏｖＬＰ）は第１
図に示すＰＩゲート電極、少数キャリャ寿命並びにいわ
ゆるバーズ・ピーク領域内及び周辺における表面再結度
に大きく依存する事である。高い記憶プレート６３の電
圧によって動作するメモリ・セルの場合、重複成分はセ
ルの他のりーク成分（例えばＪＤＥＰ及びＪｓｓ）に比
べて低温に於いて４ないし１の音大きい事が見出された
。ゲツタリングしたシリコン・ウェハに於いて、高い温
度に於ける非常に重要な他のりーク成分はバルク拡散リ
ークである。シリコン・ウェハの不純物のゲッタリング
を実施する場合、少数キャリャ・バルク寿命ＴＢが改良
され、これによって少数キヤリヤ拡散長さＬが増す。バ
ルク寿命ＴＢが大きいと、バルク拡散成分Ｊｏ，ＦＦ（
バルク）に比べて記憶領域熱発生成分Ｊ。ＥＰは重要度
がより低くなる。これはＪＯＢＰが１／ＴＢに、またＪ
ｏ，ＦＦ（バルク）が１／ノＴＢに比例して変化するか
らである。また、Ｊｏ，ＦＦ（バルク）はＪｏＥＰの場
合と比べて２倍高い活性化ェネルギ（一Ｅｇ／ＫＴ）を
有する（ここでＥｇはＳｉのバンド・ギャップを、Ｋは
ボルッマン定数を、Ｔは絶対温度を示す）。よってＪｏ
ＩＦＦ（バルク）リークは高い温度に於いてはメモリ・
セルについてより重要なものとなる。本発明は製造した
メモリ・セルに於けるリークの種々の原因を実験的に分
離し、特性化しうるリーク・モニタ・テスト構造体を提
供するものである。

テストは室温あるいは高温のいずれに於いても実行する
ことができる。第２図を参照する。

本発明に従うテスト・サィトのための完全なしィアウト
が示される。内部に多数のデバイスが形成される半導体
のウェハの部分１２上のこのテスト・サイトに於いてリ
ーク・モニタもしくはリーク・テスト構造体１０を形成
する。即ち、リーク・テスト構造体の形成には特別な操
作は必要でない。換言すると、形成されつつある多数の
メモリ・セルのためのソース及びドレィン電極を作るた
めに実施する通常の拡散工程と上記横造体の形成とが結
合されるのである。夫々のポリシリコン・ゲートはこれ
らのＲＡＭＦＥＴセルの一体的な部分として通常の方法
で形成される事を理解されたい。従って、この構造体１
０を形成するために別個のマスク処理も必要でなく、付
加的な工程も必要でない。更に、前述の様に、テスト・
サィトをカーフ領域に適当に設ける事ができ、よって通
常のチップ位置の無駄を回避できる。第３図はテスト・
システムの図である。

該図に示す構造体は第１図のゥェハ構造体のチャネル方
向における垂直部分の構造並びに実際のテスト操作のた
めの回路である。第３図に示す構造体は２つのゲート制
御ダイオードＡ及びＢを含む。その構造体は３つの拡散
島状部分即ち領域Ｄ１，Ｄ２及びＤ３（夫々Ｎ＋導電型
。基板はＰータイプである。）によって画成される。島
状部Ｄ１，Ｄ２，Ｄ３を形成するのに用いる拡散部の対
称的配列は、ゲート・マスク位置合わせ公差に依存しな
い薄いゲート酸化物の面積を得るという目的を達成する
事を理解されたい。公知の実験手段であるゲート制御ダ
イオード構造体自体例えばＪｏｈｎ、Ｗｉｌｅｙ ＆
Ｓｏｎｓ社のＡ．ＳＧｒｏｖｅの著書“Ｐｈ＄ｉｃｓ
ａｎｄ Ｔｅｃｈｎｏｌｏ期 ｏｆＳｅｍｉｃｏｎｄｕ
ｃｂｒＤｅｖｉｃｅ”におけるＳｅｃｔｉｏｎｌｏ．２
，１０．３の部分に開示されている。

テスト構造体１０の独自の構造は２つの大型のゲート制
御ダイオードが第２図ないし第４図の構造体に形成され
た点のみにあるのではなく、単一の拡散された接合がテ
スト構造体内の共通の成分を構成し、いくつかのダイオ
ード・デバイスのゲートが異なる周辺長さ対面積比を有
する様に形成される点に在る。

結果として、リーク電流成分の分離並びに所望の最小テ
スト面積がテスト構造体１０によって達成される。第２
図及び第３図に２つのポリシリコン層ＰＩ及びＰ２を示
す。

これらの層は下の薄い酸化物層と共に２つの別個のゲー
トを構成する。これらのゲートの各々は層ＰＩ及びＰ２
の下におよそ等しい面積の酸化物を有する様にする。し
かしながら、第２図及び第３図から明らかな様に、ポリ
シリコン層Ｐ２によって画成されるゲートの周辺長さは
ＰＩによって画成される第１ゲートの周辺長さと著しく
異っている。

下層の酸化物マスキング層が全体として１４（第３図）
で示される点に注目されたい。Ｎ十型の個々の島状部（
Ｄ１，Ｄ２，Ｄ３）によって画成される接合部を１６，
１８及び２０で示す。更に、ＬＩ及びＬ２は夫々酸化物
領域２２及び２３の長さ（チャネル方向に於いて、これ
らの長さは接合１６及び１８の間の距離及び接合１８及
び２０間の距離にほぼ対応する。）を示す。相対的に厚
い分離領域即ちフィールド酸化物領域を２４で示す。個
々の島状部貝０ちポケット部Ｄ１，Ｄ２及びＤ３は夫々
金属懐点２６，２８及び３０を有している。

これらの島状部はそれらの間に伸びる金属線３２で接合
される。これらの線３２は第３図に於いては図式的に示
されている。第２図に示す様にそれらの典型例としてウ
ェハの上に形成され、およそ１０マイクロメータの幅の
金属導体ないし島状部３２である。第１ゲートのポリシ
リコン層ＰＩによって画成される薄い酸化物領域２２（
第３図）は第３図及び第４図に示される様な選択された
設計寸法（ＬＩ×ＷＩ）を有する。

ＰＩ層自体は長い形状をしており、この層に対する接点
がＰＩ層のいずれかの端部に於ける接点３４（第２図）
によって厚い分離酸化物層上の位置に設けられる。それ
に対する接続は第２図に示すＰＡＤＩに接続する長い導
体ないし島状部３６によって達成される。ＩＰＩ層及び
その下の酸化物層の領域２２よりなる第１ゲートは非常
に小さい分離領域によって画成される周辺長さ領域を有
し、よってゲートを設けた表面ＩＪ−クの周辺長さ成分
は無視しうる。

一方、第２ゲートを画成するポリシリコン層Ｐ２の下の
薄い酸化物ゲート領域２３は長さ方向に於いてフィール
ド酸化物を分離する事によって画成される９６本の指状
チャネル部よりなる。従って、第２ゲートのＰ２層を構
成する指状部の下にこれらの酸化物領域貝０ちチャネル
２３が存在する。薄いゲート酸化物領域の下の全ての個
所がゲート制御ダイオード測定の間同時にデプレッショ
ン状態にある事を保証するために、そのチャネル長さは
づ・さくなる様に維持される。従って、Ｐ２層によって
画成される第２ゲートがＰＩ層によって画成され第１ゲ
ートの場合とほぼ同じ薄い酸化物の面積を有する事が理
解しうる。

しかしながら、大型の分離領域によって画成される周辺
長さ領域の故に、この第２のゲートの場合、これらの周
辺領域によってリークに対する重要な寄与がなされる。
結果として、２つのゲ−ト領域間のテスト状態の下で得
られるリーク電流の大きさの差は主として分離領域を画
成する周辺のリークによる。よって有効にリークに対す
るこれらの２つの寄与原因を分離する事ができる。換言
するならば、ウェハ上に半導体チップを形成する場合の
分離領域に於けるプロセスによって生じる欠陥リークは
、内部材料欠陥（面積寄与成分による）に起因するりー
クから分離することができる。ゲートを有する２つの領
域Ａ及びＢからの全リーク電流は標準設計基準に従って
推定した。

典型例において、リーク電流の合計はおよそ８０ピコ・
アンペアである。本発明はその全電流を２つの成分に分
離する事を可能にする。全電リーク流のこれらの成分は
次の様にして生じる事が分った。小さい周辺長さ対面積
比のゲート則ちＰＩによって画成されたゲートが全リー
ク電流のうちの３２ピコ・アンペアに寄与し、大きな上
記比即ちＰ２によって画成される第２のゲートが４８ピ
コ・アンペアに寄与した。テスト構造体を実施する場合
、第２図からしてＰＩ及びＰ２によって画成した２つの
ゲートが夫々１及び４で示したパッドへ接続される事が
理解される。

トランジスタＴ２（第３図）はソース、ドレイソ及びゲ
ートが夫々パッド５，６及び７へ接続されたソース・フ
オロワＦＥＴである事に注目されたい。テストに於いて
、適当な正のランプ電圧をパッド２を介してＦＥＴＴＩ
へ印加する。

この結果、固定した逆電圧ＶＲが印加される。典型例と
してこの電圧はおよそ１０ボルトに選択される。その電
圧はゲート電圧ＶＧプラス閥値電圧Ｖ，よりも大きい事
が必要である事は云うまでもない。第１及び第２のゲー
トについていわゆるＧｒｏｖｅ電流を測定する。

即ち、表面空間電荷領域による逆電流の変動をゲート電
圧の変動によって判定する。この場合、２つのゲート電
圧の一方（例えばＰ２ポリシリコン層によって画成され
る第２ゲート電圧）を０に維持し、他方のゲートをアク
セス即ちゲート電圧を適当に変動する様にした。１実施
例において本発明のテスト構造体によつ実際に測定した
曲線を第５図に示す。

ＮＰダイオードに対する逆電流（ＡダイオードをＰＩゲ
ートで制御）曲線５０で示される。従って、それによっ
て面積寄与（薄い酸化物領域２２の面積）によるリーク
成分が得られる。これと対称的に、他の曲線５２は第２
のゲートの電圧が変動し、第１のゲートを０ボルトに維
持した場合の逆電流の変化を示す。この曲線５２は厚い
分離フィールド酸化物２４の大きい周辺長さ‘こよって
生じたりーク成分を画定する。第５図に示した曲線につ
いて注目すべき事は、第２ゲートの周辺長さ対面積比に
よる相対的に大きい寄与度に対して小さい第１ゲートの
周辺長さ対面横比によるリーク電流成分を完全に分離す
るための能力が実現される事である。

この場合、前述の様に、両ゲートは薄い酸化物領域が各
々のゲートについて同じ面積である事が好ましい。２つ
のポリシリコン層ＰＩ及びＰ２は夫々パッドー及び４に
接続される事を理解されたい。

参照される適当なゲート電圧が第５図のＧｒｏｖｅ曲線
をうるために印加さるのはこれらのパッドである。更に
注目すべき事はトランジスタＴ２は、そのソース、ドレ
イン及びゲートが夫々パッド５，６もし〈は７へ接続さ
れるソース・フオロワＦＥＴである事である。上記のゲ
−ト制御ダイオード測定の間、例えばパッド５及び６を
接地し、拡散領域Ｄ１，Ｄ２及びＤ３をパッド７を介し
てアクセスする。図示しない基板用パッドが実際のテス
ト・サィト層に設けられる。パッド２（ゲートに接続さ
れる）及びパッド３（ＦＥＴ、ＴＩのドレインに接続さ
れる）は必要ならばパッド７へ短絡されてもよい。ダイ
ナミック・リーク・テストを実施するために、即ち、時
間の関数としてのりークを判定するために、第３図の基
本的なテスト構造体は、薄い酸化物ゲート領域のリーク
比に対する周辺長さ／面積比の依存度を測定する様に、
“ＲＡＭセル・モード”で動作させる事ができる。

即ちパッド３（第２図）を介して拡散島状部Ｄ１，Ｄ２
及びＤ３を基準電圧ＶＲまでチャージするために、非常
に短かし、パルスをＦＥＴＴＩのゲートに与える。換言
すると、動作モードはダイナミックであって、ＴＩに一
定のゲート・バイアスを加える代りに、短かし、パルス
が加えられる。前記の様に、バイアス・レベルはＮＰ接
合、例えば接合１６に加わる逆電圧ＶＲがＰＩによって
画成される第１ゲートに印加されるゲート電圧Ｖｃマイ
ナス閥値電圧ＶＴよりも大となる様に選択されねばなら
ない。

従って、例えば薄い酸化物ゲート領域２２の下に浅い電
位ウヱルが存在する。結果として、記憶ゲート領域に発
生した電子はフローテイグ状態のＮ＋拡散領域（ＤＩ）
によって直ちに掃引され、収集される。Ｎ＋拡散領域（
前のりーク測定によって確認した低い拡散接合リークを
呈する）の時間の関数としての電位変化は記憶領域にお
けるリーク比の量を示す。これは線形トランスフア特性
モードで働らくソース・フオロワＴ２によってモニタす
る事ができる。前記と同じ理由から１つのゲート（例え
ばＰＩによって画成されるゲート）がアクセスされる場
合、他方のゲートは下方の表面を蓄積した状態とし、よ
ってその領域に於ける発生を無視できる様にするために
、０もしくは負の電位に維持しなければならない。

【図面の簡単な説明】

第１図は種々のりーク発生位置を例示する１デバイス・
メモリ・セルの図、第２図は本発明に従がうテスト・サ
ィトのレイアウトを示す図、第３図は本発明の実施例の
断面を示す図、第４図は第２図のウェハの一部分の断面
図、第５図はいわゆるＧｒｏｖｅ曲線を示すグラフであ
る。 １０・・・・・・リーク・テスト構造体、１２・・・・
・・半導体ウェハ、１４……酸化マスキング層、１６，
１８，２０……接合部、２２，２３・・・…酸化物領域
、２４・・・・・・厚い分離領域即ちフィールド酸化物
領域、２６，２８，３０・・・・・・金属接点、３２・
・・・・・金属線。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 半導体ウエハ内に設けた少くとも２個のゲート制御
   ダイオードを有し、上記ダイオードの個々のゲートが異
   つた周辺長さ対面積比を有する事及び上記ダイオードの
   各々が双方に共通の接合部を有する事を特徴とする、リ
   ーク電流成分を測定する事によつて集積回路をテストす
   るためのテスト構造体。 ２ 個々のゲートが夫々等しい面積を有する特許請求の
   範囲第１項記載のテスト構造体。