JPS6029952B2 - 表示方式 - Google Patents

Description

【発明の詳細な説明】 本発明は電子式卓上計算機等における情報の表示方式に
関し、特に複数桁の情報をダイナミック方式により表示
する表示方式に関するものである。

最近の電子式卓上計算機特においては、桁数の多い表示
体が要求されるようになってきた。

また、これらの表示方式は桁情報を時分割的に表示する
いわゆるダイナミック表示方式が一般となっており、従
来のダイナミック表示方式の場合、表示周期とデータ
レジスタの循環保持周期が同一であるので少なくとも表
示体の桁数分の表示レジスター桁と表示には使用しない
その他の状態記憶用フリツプ フロツプに数桁必要であ
った。第１図乃至第４図を用いて、かかる従釆のダイナ
ミック表示方式を説明すると、表示すべき情報の桁数を
ｍ桁、状態設定のために必要とされる余分の桁数をｎ桁
とした場合のダイナミック表示を考える。第１図に示す
表示管と第２図に示すｍ十ｎデジットの表示用循環レジ
スタ１、バッファレジスタ４及びセグメント デコーダ
ー５から構成され、桁選択信号Ｇ，〜Ｇｍ、バッファレ
ジスタ続み込み信号？ｄは第３図に示す様になっている
。通常表示データは帰還路２により保持されており、タ
イミングパルス信号０ｄによりセグメントデコーダーに
出力される。この場合の１桁当りの表示デューテイサィ
クルは１／ｍ＋ｎとなる。更に桁と桁との間のニジミを
防止する為に、第４図に示すように１デジット（４ビッ
ト）内の前後０．５ビットのプランキングを行なうので
、表示ヂューティが更に短くなり、表示デューティサィ
クルは１／ｍ十ｎ×３／４となる。それ故表示桁数の多
くなった場合、従来のダイナミック表示方式で行なうと
、表示体の輝度の低下が起こり、効果的な表示が困難と
なる。そこで輝度の低下を防止する為には表示体のドラ
イブ電圧を上昇することにより可能であるが、集積回路
の耐圧、製造法等に問題が有り、方法としては好ましく
ないものである。本発明はこのような欠点に鑑みてなさ
れたもので、表示桁数の多くなった場合でも、その表示
デューティサィクルを従来方式に比べ向上させる表示方
式を提供するものである。

本発明の表示方式は１語長がｍ（２以上の正の整数）桁
で構成される情報を記憶する記憶手段と、上記記憶手段
に記憶された情報の内のｎ（ｍ未満の正の整数）桁を桁
単位で時分割的に順次表示することによって上記ｎ桁の
表示をみかけ上同時に行なう表示手段とを有する表示装
置において、所定の単位期間に該記憶手段の表示すべき
ｎ桁の記憶桁から所定数×の桁の記憶情報を順次取り出
して表示手段にて表示せしめる指定手段を設け、該指定
手段によって指定される×桁の該記憶手段の記憶桁を各
単位期間毎に変更し、よって上記単位期間のｎ／Ｘ回を
もって前記記憶手段のＮ桁の記憶情報を該表示手段にみ
かけ上同時に表示せしめるようにしたことを特徴とする
。

すなわち、例えば１２桁（ディジツト）の表示情報に更
に他の状態設定すなわちプラス、マイナス又は小数点情
報等に要する桁数を３桁とし、合計１球行の情報記憶レ
ジスタを必要とする場合を考えると、本発明方式では、
１議長（ワード）が１５ディジットより成り、各語長期
間を例えば１／２すなわち７．５ディジット毎に分割し
、各桁情報を７．５ディジット内の例えば７ディジット
期間で表示し、表示情報の１２行を６ワード（１２／２
ワード）期間で表示せしめるものであり、よって各１桁
のデューテイサイクルとしては、Ｔ＝７デイジツト ６ワードｘ１５ディジットニ０．０８となる。

こ）で後述するが、１桁表示期間の７デジツト２８ビッ
ト（１桁４ビット）のうち前述のニジミを防止するため
７デジット前後の各１ビットをカットしプランキング期
間とするため実際には２６／２８だけ前記Ｔより短くな
り、結果として本方式ではＴ三０．０７８となる。一方
従来方式ではＴ＝１／１５で更に、１／４だけプランキ
ングすることが一般的であるので、従来の方式ではＴ；
台５×毒＝。

〇５となり、明らかに本方式の表示方式の方が、明るい
情報表示が得られることになる。以下本発明の実施例を
図面を用いて詳細に説明する。

第５図はその構成を示したもので、記憶情報１５桁で、
表示桁が１２桁及び状態設定用が３桁の場合を考える。

６は１２行分の表示データＸ３〜Ｘ，４及び状態記憶用
フリップフロップＸ，，Ｘ２，Ｘ，５の１５桁で構成さ
れる×レジスタで、これに対応し１ワードは第６図の様
にＴ，〜Ｔ，５の桁時間によって成る。７は前記レジス
タの表示桁を指定する信号（以後ポインターＰｏと称す
る）を格納するＹレジスタで、第７図のワード信号Ｗ，
と第６図のＰ′。

信号をアンドゲートＡＧ４へ入力しゲートを開き、Ｙ，
５を通すことによりＰｏを作る。そしてＮＯＴ回路ＩＮ
Ｖ２によるＷ，信号によってアンドゲートＡＧ５を開き
、Ｐｏ信号を右シフトする制御が行なわれる。またアン
ドゲートＡＧ２，ＡＧ３は１ワード内を２分割する信号
で、第６図Ａ，Ｂ及びＰｏ信号によって開閉され、レジ
スタ×の出力Ｘ，ｏ，Ｘ，５。

から表示体の各桁に対応するデータ一を続み出し、オア
ゲートＯＧを通し、１桁データ記憶レジスター川こ続み
込みを行なう。アンドゲートＡＧＩはＮＯＴ回路ＩＮＶ
ＩによるＰｏ信号によってＯＧを通し、レジスター０と
の循環ループを作る。１１は１桁データ記憶レジスタ１
０の内容を第６図のパルスＣＰによって続み出すバッフ
ァレジスタで、一定期間記憶するバッファレジスタ、１
２は１１の４ビットバィナリー出力を表示体のセグメン
ト信号にデコードるセグメント デコーダー表示体１３
は各桁に対応するグリッドＧＩ〜ＧＩ２を持ち、更にそ
のセグメント共通電極はセグメント デコーダー１２に
接続されている。

以下に本実施例の動作原理を説明する。Ｘレジスター６
には既に表示データが格納されているものとし、通常こ
のデータは帰還路８を通り、帰還保持されている。本実
施例では１表示周期を６ワード構成としこれを第７図に
示す。

この１ワード目ではＡＧ４にＷ，とＰｏ（Ｔ７及びＴ，
４）のタイミング信号を入力する。そしてこのＰ′ｏは
ＡＧ４，Ｙ，５を通ることにより、１デジット遅延され
たＴ８及びＴ，５のタイミング則ちＰｏを発生し、１ワ
ード目のＴ２〜Ｔ８のタイミング、即ち第６図Ａのタイ
ミング期間ではＰｏ（Ｔ８）によりＴ８の期間Ａ０２の
ゲートが開き、Ｘ，。からＸレジスター６のＸ３の内容
がＯＧを通してＩ川こ続み込まれる。このデータ一は、
Ｐｏ期間にＡＧＩのゲートが開ているので、ＯＧを通し
て循環保持されている。そして１０のデータ一はＣｐの
Ｔ８ｔ４０，のタイミングでバッファレジスタ１ １に
続み込まれ、次にデータが続み込まれる間、セグメント
デコーダー１２へ出力され、表示体へセグメント信号ａ
〜ｇを供給する。これにより×８の内容がＴ９〜Ｔ，５
期間表示されたことになる。また、第６図『９〜Ｔ．の
タイミング（即ちＢのタイミング）期間ではＰｏ（Ｔ，
５）によりＴ．５の期間ＡＧ３のゲートが開き、Ｘ，。
から×レジスター６のＸ，４の内容がＯＧを通して１川
こ編み込まれる。更にこのデータ−は前記同様にＰｏ
の期間ＡＧＩのゲートが開きＯＧを通して循環保持され
ている。そして１０のデータ一は○ｐのＴ，し◇，のタ
イミングで１１に続み込まれ１２へ出力され、前記同様
表示体にＴ２〜Ｔ８の期間セグメント信号を供給する。
そして２ワード目はＷ，の信号とＹレジスタ７の内容を
帰還路９からの信号によりＡＧ５のゲートが開き、、Ｙ
レジスタ７の内容を右シフトすることにより、ＰｏはＴ
７及びＴ，４となる。そして１ワード目と同様にＴ２〜
Ｔ８のタイミング（即ちＡのタイミング）期間において
Ｐｏ（Ｔ７）によりＴ７の期間ＡＧ２のゲートが開き、
Ｘ，。から６のＸ７の内容がＯＧを通して１川こ緩み込
まれる。以下の動作は前記１ワード目と同様Ｌ〜Ｔ，５
期間にＸ７の内容が表示体に表示される。次に２ワード
目Ｔ９〜Ｔ，のタイミング（即ちＢのタイミング）期間
ではＰｏ（Ｔ，４）により、Ｔ，４の期間Ａ０３のゲー
トが開き、Ｘ側からＸレジスタ６のＸ，３の内容がＯＧ
を通して１ 川こ続み込まれ、以下は上述した通りであ
る。そして３ワード目以後６ワード目までＰｏは各ワー
ドごとに右シフトを行い３ワード目ではＸレジスタの＆
，Ｘ，２、４ワード目ではＸ５，Ｘ，．、５ワード目で
Ｘ４，Ｘ，ｏ、６ワード目でＸ３，Ｘ９を２ワード目同
様循環レジスター０に続み出し、第７図の一表示周期６
ワードで×レジスタＸ３〜，４全桁の表示を行う。

更に本実施例は第８図に示す様に桁間のニジミを防止す
る為に１桁表示（０．５ワード）内の前後１ビットずつ
をプランキングしている。

これにより本実施例での表示デューティサィクルはＴ＝
７デジツト６ワードＸ１５デジットＸ菱号≧÷＝．／，
３・８となる。

一方、従来のダイナミック表示方式の表示デューティで
計算すれば、表示レジスター桁に１２デジット、表示に
は使用しないその他の状態記憶用フリツプフロツプに３
デジツト、そしてプランキングに、１デジット内前後０
．５ビットずつ必要とす泌ま表示デュ−テイはＴ＝；も
３×害＝麦となる。この様にして本実施例の表示方式と
従来方式とを比較すれば、表示デューティの向上は明ら
かである。

なお、本発明の一実施例として１ワード１５デジットタ
ィム１２行表示を例にとっているが、１ワード長又は表
示桁が変ってもＰｏのタイミングを変えることで、上述
の実施例と同様な動作をさせる事が出来る。

又、１ワード期間を１／２に分割し表示する例を示した
が、１／３に分割してもよいが、１ワードの分割数が多
くなれば、デューティサィクルは従釆に比し長くはなる
が、その効果は１／２，１／筑華良好ではなく、又回路
構成等も複雑となり好ましくはない。

【図面の簡単な説明】

第１図から第４図は従釆におけるダイナミック表示方式
を示す図で、第１図はｍ桁の表示体、第２図は表示体に
表示するためのレジスタ等を含む回路図、第３図は各桁
の状態を表わす図、第４図は前記第３図において桁間の
プランキングが施された拡大図である。 第５図は本発明の一実施例の表示回路を示し、第６図及
び第７図はタイミングで信号を示すチャート図で、第８
図は桁間のプランキングが施された拡大図である。図に
おいて、６は情報記憶レジスタ、７は表示桁指定レジス
タ、１３は表示体を示す。 第１図 第２図 第３図 第４図 第８図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. １ 多数桁の情報を記憶する記憶手段と、上記記憶手段
   に記憶された情報の内のｎ桁を予め定められた期間を単
   位として時分割的に続み出して表示することによつて上
   記ｎ桁の表示をみかけ上同時に行なう表示手段とを有す
   る表示装置において、前記期間内で前記表示すべきｎ桁
   の中から少なくとも２個以上の桁を続み出して表示手段
   にて表示せしめる指定手段を設け、該指定手段によつて
   続み出される桁を前記期間毎に変更することによつて前
   記記憶手段のｎ桁の記憶情報を前記表示手段にみかけ上
   同時に表示せしめるようにしたことを特徴とする表示方
   式。