JPS6030447B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPS6030447B2 JPS6030447B2 JP8076779A JP8076779A JPS6030447B2 JP S6030447 B2 JPS6030447 B2 JP S6030447B2 JP 8076779 A JP8076779 A JP 8076779A JP 8076779 A JP8076779 A JP 8076779A JP S6030447 B2 JPS6030447 B2 JP S6030447B2
- Authority
- JP
- Japan
- Prior art keywords
- pilot signal
- output
- circuit
- gain control
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/005—Control by a pilot signal
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は自動利得制御回路に関する。
自動利得制御回路、いわゆるＡＧＣ（Ａｕのｍａｔｊｃ
ＧａｉｎＣｏｎｔｒｏｌ）回路は、信号のレベル変動を
補償するための回路として広く用いられている。
ＧａｉｎＣｏｎｔｒｏｌ）回路は、信号のレベル変動を
補償するための回路として広く用いられている。
例えば、一般の音声あるいはダータ伝送システムでは、
これら伝送信号の適当な周波数帯域内にパイロット信号
を挿入して伝送し、受信系ではそのパイロット信号のレ
ベル変動を指標として伝送信号にＡＧＣを加えている。
これは通常Ｐ（Ｐｉｌｏｔ）−ＡＧＣと呼ばれる。とこ
ろで、このＰ−ＡＧＣによる受信系では、パイロット信
号のレベル変動が指標となるから、もしパイロット信号
が何らかの原因、例えば送信系におけるパイロット信号
発生器の故障あるいは中継器の故障、により消滅若しく
はレベルダウンしたとすると、受信系では伝送信号が正
常なしベルにあるにも拘らず、これを最大レベルまで鴇
軸富しようとする。この様な誤動作を防止する有効な手
段としてメモリ機能を付加している。このメモリ機能は
、パイロット信号のレベル判定手段よりパイロット信号
の異常を検出したとき、その直前の正常なパイロット信
号のレベルを保持しておき、この保持されたパイロット
信号レベルで伝送信号レベルを擬似的に正常レベルに維
持し、その間に保守員に警告を発して適切な対策を促す
というものである。このメモリ機能としては、従来ＣＲ
時定数回路を含み、極めて大きなコンデンサＣに充電さ
れた電圧をもって、前述した保持すべき直前のパィロッ
、ト信号レベルとしていた。
これら伝送信号の適当な周波数帯域内にパイロット信号
を挿入して伝送し、受信系ではそのパイロット信号のレ
ベル変動を指標として伝送信号にＡＧＣを加えている。
これは通常Ｐ（Ｐｉｌｏｔ）−ＡＧＣと呼ばれる。とこ
ろで、このＰ−ＡＧＣによる受信系では、パイロット信
号のレベル変動が指標となるから、もしパイロット信号
が何らかの原因、例えば送信系におけるパイロット信号
発生器の故障あるいは中継器の故障、により消滅若しく
はレベルダウンしたとすると、受信系では伝送信号が正
常なしベルにあるにも拘らず、これを最大レベルまで鴇
軸富しようとする。この様な誤動作を防止する有効な手
段としてメモリ機能を付加している。このメモリ機能は
、パイロット信号のレベル判定手段よりパイロット信号
の異常を検出したとき、その直前の正常なパイロット信
号のレベルを保持しておき、この保持されたパイロット
信号レベルで伝送信号レベルを擬似的に正常レベルに維
持し、その間に保守員に警告を発して適切な対策を促す
というものである。このメモリ機能としては、従来ＣＲ
時定数回路を含み、極めて大きなコンデンサＣに充電さ
れた電圧をもって、前述した保持すべき直前のパィロッ
、ト信号レベルとしていた。
そころが、その保持時間は５〜６時間以上も必要とされ
るため、そのコンデンサＣあるいは高インピーダンス素
子Ｒとしては特殊な部品が必要となり、またこれらＣ，
Ｒの実装手段としても完全密閉の低温度容器等特殊なも
のが要求される。このため、回路の形状も大形化する等
の諸欠点が伴った。従って本発明の目的は、上記諸欠点
を排除し得る自動利得制御回路を提供することである。
るため、そのコンデンサＣあるいは高インピーダンス素
子Ｒとしては特殊な部品が必要となり、またこれらＣ，
Ｒの実装手段としても完全密閉の低温度容器等特殊なも
のが要求される。このため、回路の形状も大形化する等
の諸欠点が伴った。従って本発明の目的は、上記諸欠点
を排除し得る自動利得制御回路を提供することである。
上記目的に従い本発明は、パイロット信号のレベル変動
を逐次ディジタル信号の形で保持するディジタルメモリ
手段を設け、パイロット信号の異常時には、該ディジタ
ルメモリ手段より供給される異常時直前のパイロット信
号レベル相当の直流電圧または電流をもって自動利得可
変増幅器等の利得を維持するようにしたことを特徴とす
るのである。以下図面に従って本発明を説明する。
を逐次ディジタル信号の形で保持するディジタルメモリ
手段を設け、パイロット信号の異常時には、該ディジタ
ルメモリ手段より供給される異常時直前のパイロット信
号レベル相当の直流電圧または電流をもって自動利得可
変増幅器等の利得を維持するようにしたことを特徴とす
るのである。以下図面に従って本発明を説明する。
第１図は一般的なＰ−ＡＧＣ回路を示すブロック図であ
る。
る。
本図において、Ｓｉｎは入力伝送信号、ＳｏｕｔはＰ−
ＡＧＣを加えた出力伝送信号である。信号Ｓｉｎは先ず
可変等化回路ＥＱＬＩＩに入力される。可変等化回路１
１は例えばサーミスタを可変素子として信号Ｓｉｎに所
定の損失を加える。さらにハイブリッド回路１２におい
て、２分汁皮され、バンドパスフイルタ１３によってパ
イロット信号のみが抽出される。抽出されたパイロット
信号は制御増幅器１４にて増幅された後、検波器１５に
てそのレベル変動が取り出される。Ｐ−ＡＧＣの初期に
おいては、検波器１ ５からの、パイロット信号のレベ
ル変動がそのままラインＬ，およびセを経由して、可変
等化回路１１内の前記可変素子に印放され、ＡＧＣを行
なっていた。
ＡＧＣを加えた出力伝送信号である。信号Ｓｉｎは先ず
可変等化回路ＥＱＬＩＩに入力される。可変等化回路１
１は例えばサーミスタを可変素子として信号Ｓｉｎに所
定の損失を加える。さらにハイブリッド回路１２におい
て、２分汁皮され、バンドパスフイルタ１３によってパ
イロット信号のみが抽出される。抽出されたパイロット
信号は制御増幅器１４にて増幅された後、検波器１５に
てそのレベル変動が取り出される。Ｐ−ＡＧＣの初期に
おいては、検波器１ ５からの、パイロット信号のレベ
ル変動がそのままラインＬ，およびセを経由して、可変
等化回路１１内の前記可変素子に印放され、ＡＧＣを行
なっていた。
然し、これではパイロット信号の断あるいはレベルダウ
ン時に、可変等化回路１１の損失が急激に減少し伝送信
号Ｓｉｎの入力レベルが正常であっても出力レベルが急
上昇して、異常状態になってしまうということで、メモ
リ機能を設けることとした。このメモリ機能は、コンパ
レータＣＯＭ１６、ＣＲ回路１７、スイッチ１８一１，
１８一２等で構成される。パイロット信号が正常である
場合にはスイッチ１８−１，１８一２は共に図中上側接
点にあり、パイロット信号のレベル変動は逐次ＣＲ回路
１７に保持されながら、また同時に可変等化回路１１に
印加される。そして、もしパイロット信号が断若しくは
しベルダウンした時、これをコンパレータ１６で検出し
、スイッチ１８−１，１８一２を共に図中下側へ切替え
る。この結果、可変等化回路１１へは、コンデンサＣに
充離されている、直前のパイロット信号レベル相当の直
流電圧または電流が供給されることになり、信号Ｓｉｎ
が急変するという不都合な事態は回避される。然しなが
ら本図に示す一般的なＰ−ＡＧＣでは既述の諸欠点を伴
い問題があった。そこで本発明は第２図に示すＰ一ＡＧ
Ｃ回路を提供し、その諸欠点を排除する。
ン時に、可変等化回路１１の損失が急激に減少し伝送信
号Ｓｉｎの入力レベルが正常であっても出力レベルが急
上昇して、異常状態になってしまうということで、メモ
リ機能を設けることとした。このメモリ機能は、コンパ
レータＣＯＭ１６、ＣＲ回路１７、スイッチ１８一１，
１８一２等で構成される。パイロット信号が正常である
場合にはスイッチ１８−１，１８一２は共に図中上側接
点にあり、パイロット信号のレベル変動は逐次ＣＲ回路
１７に保持されながら、また同時に可変等化回路１１に
印加される。そして、もしパイロット信号が断若しくは
しベルダウンした時、これをコンパレータ１６で検出し
、スイッチ１８−１，１８一２を共に図中下側へ切替え
る。この結果、可変等化回路１１へは、コンデンサＣに
充離されている、直前のパイロット信号レベル相当の直
流電圧または電流が供給されることになり、信号Ｓｉｎ
が急変するという不都合な事態は回避される。然しなが
ら本図に示す一般的なＰ−ＡＧＣでは既述の諸欠点を伴
い問題があった。そこで本発明は第２図に示すＰ一ＡＧ
Ｃ回路を提供し、その諸欠点を排除する。
第２図において第１図と同一の参照番号あるいは記号の
付されたものは相互に同一の構成要素である。本発明の
主旨は、パイロット信号のレベル変動を常にディジタル
的に追跡し、且つこれをディジタルメモリ手段に保持し
て、パイロット信号の断若しくはしベルダウン時にその
ディジタルメモリ手段から供Ｖ給される直前のパイロッ
ト信号レベル相当の直流電圧または電流で被制御回路の
損失または利得を保持することである。本図において、
検波器１５からのパイロット信号レベルは入力Ｐｉｎと
して比較器２１の一方の入力に加えられる。入力Ｐｉｎ
の経過時間ｔに対する動きは例えば第３Ａ図に示す如く
である。比較器２１の出力は、アップ・ダウンカウンタ
２３のＵ／Ｄ制御入力に印加され、該カウンタ２３はＵ
／Ｄ制御入力が論理“１”である限り、発振器２５から
のクワツク信号を、ＡＮＤゲート２４を介して、そのＣ
ＬＫ入力に受信し続ける。このため、カウンタ２３の計
数値はアップし続ける。そしてその計数値を、ディジタ
ルノアナログＤ／Ａ変換器２２においてアナログ変換し
た出力Ｐｏｕｔが、前記Ｐｉｎに一致すると、比較器２
１は論理“０”を出力し、今度はカウンタ２３はダウン
カウントを行なう。いずれにせよ、出力Ｐｏｕｔは入力
Ｐｉｎに、前記クロック信号の周期で追従し続ける。こ
の出力Ｐｏｕｔの経過時間ｔに対する変化は、第３Ｂ図
に示す如くである。結局、可変等化回路１１に対しては
、第３Ｂ図に示す如きＰｏｕｔの形でパイロット信号の
レベル変動が供給され、ＡＧＣがかけられることになる
。ここで、パイロット信号に断若しくはしベルダウンが
生じたとする（第３Ａ、第３Ｂ図の時刻Ｔ参照）。
付されたものは相互に同一の構成要素である。本発明の
主旨は、パイロット信号のレベル変動を常にディジタル
的に追跡し、且つこれをディジタルメモリ手段に保持し
て、パイロット信号の断若しくはしベルダウン時にその
ディジタルメモリ手段から供Ｖ給される直前のパイロッ
ト信号レベル相当の直流電圧または電流で被制御回路の
損失または利得を保持することである。本図において、
検波器１５からのパイロット信号レベルは入力Ｐｉｎと
して比較器２１の一方の入力に加えられる。入力Ｐｉｎ
の経過時間ｔに対する動きは例えば第３Ａ図に示す如く
である。比較器２１の出力は、アップ・ダウンカウンタ
２３のＵ／Ｄ制御入力に印加され、該カウンタ２３はＵ
／Ｄ制御入力が論理“１”である限り、発振器２５から
のクワツク信号を、ＡＮＤゲート２４を介して、そのＣ
ＬＫ入力に受信し続ける。このため、カウンタ２３の計
数値はアップし続ける。そしてその計数値を、ディジタ
ルノアナログＤ／Ａ変換器２２においてアナログ変換し
た出力Ｐｏｕｔが、前記Ｐｉｎに一致すると、比較器２
１は論理“０”を出力し、今度はカウンタ２３はダウン
カウントを行なう。いずれにせよ、出力Ｐｏｕｔは入力
Ｐｉｎに、前記クロック信号の周期で追従し続ける。こ
の出力Ｐｏｕｔの経過時間ｔに対する変化は、第３Ｂ図
に示す如くである。結局、可変等化回路１１に対しては
、第３Ｂ図に示す如きＰｏｕｔの形でパイロット信号の
レベル変動が供給され、ＡＧＣがかけられることになる
。ここで、パイロット信号に断若しくはしベルダウンが
生じたとする（第３Ａ、第３Ｂ図の時刻Ｔ参照）。
これに伴って、コンパレータ１６′はその出力を論理“
１”から論理“０”へ切り換える。このため、ＡＮＤゲ
ート２４は閉となり、発振器５からのクロツク信号はカ
ウンタ２３へ供給されなくなる。従って、カゥンタ２３
は、そのＵ／Ｄ制御入力にいかなる論理が加えられよう
とも、最終の計数値、すなわち前記時刻Ｔの直前の計数
値を保持し続ける。この時亥ＵＴの直前の計数値は、第
３８図において一定値ＣＰｏｕｔとして示され、これが
ディジタル／アナログ変換器２２の出力Ｐ。ｕｔとなる
ので、可変等化回路１１の利得は時刻Ｔ以後一定に制御
され、信号Ｓ；ｎのレベルが過大になることを防止する
ことができる。このとき、検波器１５の出力Ｐｉｎは第
３Ａ図に示す如く略零である。以上説明したように本発
明によれば、 １ 特殊な部品、特殊な実装を用いることなく従来のＰ
−ＡＧＣをそのまま実行でき、２ ク。
１”から論理“０”へ切り換える。このため、ＡＮＤゲ
ート２４は閉となり、発振器５からのクロツク信号はカ
ウンタ２３へ供給されなくなる。従って、カゥンタ２３
は、そのＵ／Ｄ制御入力にいかなる論理が加えられよう
とも、最終の計数値、すなわち前記時刻Ｔの直前の計数
値を保持し続ける。この時亥ＵＴの直前の計数値は、第
３８図において一定値ＣＰｏｕｔとして示され、これが
ディジタル／アナログ変換器２２の出力Ｐ。ｕｔとなる
ので、可変等化回路１１の利得は時刻Ｔ以後一定に制御
され、信号Ｓ；ｎのレベルが過大になることを防止する
ことができる。このとき、検波器１５の出力Ｐｉｎは第
３Ａ図に示す如く略零である。以上説明したように本発
明によれば、 １ 特殊な部品、特殊な実装を用いることなく従来のＰ
−ＡＧＣをそのまま実行でき、２ ク。
ック信号の導入により、パイロット信号に対する応答速
度は、クロツク信号の周波数を変化させて可変にでき、
３ 市販の安価なＩＣ部品で４・形に実現できる。
度は、クロツク信号の周波数を変化させて可変にでき、
３ 市販の安価なＩＣ部品で４・形に実現できる。
例えばディジタル／アナログ変換器についても、その機
能はＰｉｎにＰｏｕｔを単に追従させるだけであるから
、精度に関しては殆んど問題とならず、安価なものが使
用できる。また、発振器２５については当該端局内に既
存のものからその出力を分岐して用い、これを省略する
こともできる、等の諸利点を具備した自動利得制御回路
が実現される。
能はＰｉｎにＰｏｕｔを単に追従させるだけであるから
、精度に関しては殆んど問題とならず、安価なものが使
用できる。また、発振器２５については当該端局内に既
存のものからその出力を分岐して用い、これを省略する
こともできる、等の諸利点を具備した自動利得制御回路
が実現される。
第１図は一般的なＰ−ＡＧＣ回路を示すブロック図、第
２図は本発明に基づくＰ−ＡＧＣ回路の一実施例を示す
ブロック図、第３Ａ図、第３Ｂ図はそれぞれ第２図にお
けるＰｉｎおよびＰｏｕｔの波形を例示するためのグラ
フである。 図において、２１は比較器、２２はディジタル／アナロ
グ変換器、２３はアップ・ダウンカウンタ、２５は発振
器、Ｓｉｎは入力伝送信号、Ｓｏｕｔは自動利得制御さ
れた出力伝送信号、Ｐｉｎは受信したパイロット信号、
Ｐｏｕｔは本発明により形成されたパイロット信号であ
る。 第１図 第２図 第３Ａ図 第３Ｂ図
２図は本発明に基づくＰ−ＡＧＣ回路の一実施例を示す
ブロック図、第３Ａ図、第３Ｂ図はそれぞれ第２図にお
けるＰｉｎおよびＰｏｕｔの波形を例示するためのグラ
フである。 図において、２１は比較器、２２はディジタル／アナロ
グ変換器、２３はアップ・ダウンカウンタ、２５は発振
器、Ｓｉｎは入力伝送信号、Ｓｏｕｔは自動利得制御さ
れた出力伝送信号、Ｐｉｎは受信したパイロット信号、
Ｐｏｕｔは本発明により形成されたパイロット信号であ
る。 第１図 第２図 第３Ａ図 第３Ｂ図
Claims (1)
- １ パイロツト信号を含む入力伝送信号を受信して利得
制御を加える可変等化回路と、該可変等化回路からの出
力を２分岐してその一方の出力を出力伝送信号として送
出するハイブリツド回路とに対して付加される自動利得
制御回路において、該ハイブリツド回路により２分岐さ
れた他方の前記出力から、レベル変動を有する前記パイ
ロツト信号を抽出し、該パイロツト信号を一方の入力と
する比較器と、該比較器の出力をアツプ・ダウン制御入
力とし且つクロツク信号を計数入力とするアツプ・ダウ
ンカウンタと、該アツプ・ダウンカウンタの計数出力に
接続するデイジタル／アナログ変換器とを設け、ここに
該デイジタル／アナログ変換器の出力を、前記比較器の
他方の入力とすると共に前記可変等化回路の利得制御入
力となし、さらに前記クロツク信号は、前記レベル変動
を監視して前記パイロツト信号の異常を検出するコンパ
レータによつて該パイロツト信号の異常が検出されたと
きに断となることを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076779A JPS6030447B2 (ja) | 1979-06-28 | 1979-06-28 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8076779A JPS6030447B2 (ja) | 1979-06-28 | 1979-06-28 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS566516A JPS566516A (en) | 1981-01-23 |
| JPS6030447B2 true JPS6030447B2 (ja) | 1985-07-16 |
Family
ID=13727567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8076779A Expired JPS6030447B2 (ja) | 1979-06-28 | 1979-06-28 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030447B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276309A (ja) * | 1988-09-12 | 1990-03-15 | Kokusai Syst Kk | 自動利得制御回路 |
| JPH02113612A (ja) * | 1988-10-22 | 1990-04-25 | Nec Corp | 自動利得制御回路 |
| JPH0732338B2 (ja) * | 1989-10-18 | 1995-04-10 | 三菱電機株式会社 | 自動利得制御装置 |
-
1979
- 1979-06-28 JP JP8076779A patent/JPS6030447B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS566516A (en) | 1981-01-23 |
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