JPS6032212B2

JPS6032212B2 - 入力信号数チェック回路

Info

Publication number: JPS6032212B2
Application number: JP54037887A
Authority: JP
Inventors: 茂小柳; 隆男井村
Original assignee: Panafacom Ltd
Current assignee: Panafacom Ltd
Priority date: 1979-03-30
Filing date: 1979-03-30
Publication date: 1985-07-26
Also published as: JPS55129841A

Description

【発明の詳細な説明】本発明は複数の入力信号のうちの１つのみに信号が与え
られたことを確認し、２以上の入力が有った場合にエラ
ー信号を出すような入力信号数チェック回路に関し、回
路の簡素化をはかったものである。

このようなチェック回路は、例えば記憶装置において複
数の記憶素子の乗ったプリント板のうちの一枚のみを選
択した場合のみを有効とするような場合に利用され、こ
のようなＲＡＳ機能は今後ますます必要性が高まり、安
価な回路構成が望まれている。

本発明はこのような機能を簡単な構成で達成するチェッ
ク回路を提供し、かつ同一の単位回路を組合せることに
より多数の入力を時間遅れなく処理できるようにしてい
る。

以下本発明を図面により説明する。第１図は本発明の前
提とする単位回路の構成を示し、４入力ａ，ｂ，ｃ，ｄ
のうち２以上が論理“１”の場合、及び全入力が論理“
０”の場合に論理“１”を出力する回路である。

図中１〜４は入力端子、５〜７は２入力のオアゲート、
８〜１川ま２入力のアンドゲート、１１は４入力のオア
ゲート、１２はインバータ、１３は出力端子である。

今、入力端子１〜４にそれぞれ信号ａ〜ｄが入力された
とすると、オアゲート５は（ａ＋ｂ）を、オアゲート６
は（ａ＋ｂ＋ｃ）を、オアゲート７は（ａ＋ｂ＋ｃ＋ｄ
）を出力する。

従ってインバータ１２の出力は４入力のすべてが“０”
のとき“１”となる。またアンドゲート８はａ，ｂを、
アンドゲート９はｃ・（ａ＋ｂ）を、アンドゲート１０
はｄ・（ａ十ｂ＋ｃ）を出力し、これら３つのアンドゲ
ートの出力の論理和は、２以上の入力が“１”のときに
“１”となる。

従ってオアゲート１１の出力は所期の目的を満足する。
同様にしてオアゲート群５〜７、アンドゲート群８〜１
０を拡張してゆ仇ま任意の入力数に対するチェックが可
能である。

ただし、あまりに入力数が多い場合にはオアゲート群に
おける遅延時間が問題となろう。第２図は本発明の一実
施例単位回路の構成を示し、拡張用のゲート、１６及び
端子１８〜２０を設けることにより、これを単位回路と
して並列に使用することにより遅延時間を増すことなく
入力信号数の拡張が可能となる。

第２図において、１〜１０は第１図と同一の機能を有す
るものである。１４は４入力のオアゲート、１５は２入
力のアンドゲート、１６は２入力のオアゲートである。

オアゲート７の出力端子１８ｆ‘ま４入力ａ〜ｄのうち
少くとも１つの入力が“１”であれば“１”となる。ま
た出力端子２０ｈはこの単位回路またはこれより前段の
単位回路で少くとも１つの入力が“１”であれば“１”
となる。また入力端子１９ｇは前段の単位回路の出力端
子２０ｈが接続される。従って、アンドゲート１５の出
力は少くとも２つの単位回路にまたがって２以上の入力
が“１”のとき“１”となる。このような単位回路２２
〜２４を第３図の如く、前段のｈ（ｉ）端子を次段のｇ
（ｉ十１）端子に縦続接続し、かつ各単位回路のｆ（ｉ
）端子のノアをゲート２５でとり、その出力及び各単位
回路のｅ（ｉ）端子のオアをゲート２６でとる。いずれ
の単位回路でも全く入力が無い場合、総てのｆ（ｉ）は
“０”であり、従ってゲート２５の出力が“１”になる
。いずれかの単位回路で２以上の入力があればその単位
回路のｅ（ｉ）端子が“１”となり、また２以上の単位
回路にまたがって２以上の入力があった場合には、いず
れかの単位回路のゲート１５を介してｅ（ｉ）端子が“
１”となるので、ゲート２６の出力は所期の機能を満足
する。尚、禾接続の端子ｇ１は“０”入力とみなすもの
とする。以上の例では入力数の拡張に伴ってゲート２５
及び２６の入力数を増さねばならない。

そこでゲート２５，２６をワイヤード・オアで代行させ
ればよい。即ち各単位回路のゲート１４，７をオープン
コレクタ或いはオープンェミッタ形のものにすればよい
。また第２図ではアンドゲートとオアゲートを用いたが
、これらは適当な配慮をすることによりすべてナンドゲ
ート又はノアゲートで実現できる。

その例を第４図に示す。第４図は第２図及び第３図と全
く同様の機能を有するが、入力信号ａ〜ｄは負論理即ち
“０”のとき有効となる信号である。また３１〜４２は
インバータ、４３〜５０は２入力のナンドゲートである
。さらにＶｃｃは電源、ＲＩ〜Ｒ３は負荷抵抗であり、
少くともナンドゲ−ト４６〜４９及びインバータ４１，
４２はオ−プンコレク夕形のものとする。Ｒ３及びィン
バータゲート４１が第３図のゲート２５に相当し、Ｒ２
とインバータゲート４０が同図のゲート２６に相当する
。

このようにオープンコレクタによるワイヤード・オア機
能を利用することにより、単位回路５１，５２……を任
意に拡張することができ、また遅延時間も増さずに済む
。例えば８入力の回路を考えた場合、単純に第１図の構
成を拡張すると９ゲート（オアゲート群７段、インバー
タ１２、オァゲート１１の合計９段）分の遅延となるが
、第２図、第３図の如くにすれば、６ゲート（オアゲー
ト群３段、オアゲ−ト１６、次単位回路のアンドゲート
１５、同オアゲート１４の合計６段）分の遅延で済む。

第４図の実施例においても同様である。尚、本願特許請
求の範囲でオァゲート／アンドゲートと称するものは論
理的にみてその機能があればよいのであって、それをワ
イヤード論理や他のゲートで実現してもよいことはいう
までもない。

以上の如く本発明の回路はオアゲート群を利用すること
により簡単な回路で多数入力のチェックが可能であり、
かつ単位回路の並列接続によりより多くの入力数への拡
張が容易に可能となる。

【図面の簡単な説明】第１図は本発明の前提とする単位回路図、第２図は本発
明の実施例の単位回路図、第３図は第２図の単位回路を
用いて拡張した場合のブロック図、第４図は本発明のさ
らに他の実施例である。図中１〜４は入力端子、５，６，７，１１，１４，１６
，２６はオアゲート、８，９，１０，１５はアンドゲー
ト、２５はノアゲート、１２，３１〜４２はインバータ
ゲート、４３〜５０はナンドゲートである。弟’図弟２図第３図灸４図

Claims

【特許請求の範囲】

１第１〜第ｎの入力と、伝ぱん信号入力と、ｎビツト
チエツク出力と、オールゼロ出力と、伝ぱん信号出力を
有するとともに、第１入力と第２入力の論理和をとる第
１のオアゲート、第１のオアゲートの出力と第３入力の
論理和をとる第２のオアゲート、以下同様に第ｎ−２オ
アゲートの出力と第ｎ入力の論理和をとる第ｎ−１のオ
アゲートを有する論理和ゲート群と、第１入力と第２入
力の論理積をとる第１のアンドゲート、第１のオアゲー
トの出力と第３入力の論理積をとる第２のアンドゲート
、以下同様に第ｎ−２オアゲートの出力と第ｎ入力の論
理積をとる第ｎ−１アンドゲートを有する論理積ゲート
群、前記伝ぱん信号入力と前記第ｎ−１のオアゲートの
出力との論理和をとり、伝ぱん信号出力に結合された出
力をもつ第ｎのオアゲート、前記伝ぱん信号入力と前記
第ｎ−１のオアゲートの出力との論理積をとる第ｎのア
ンドゲート、前記各アンドゲートの出力の論理和をとり
、ｎビツトチエツク出力に結合された出力をもつ論理和
手段とを有し、前記第ｎ−１のオアゲートの出力を前記
オールゼロ出力に結合するよう構成された複数の単位回
路を含み、第１の単位回路の伝ぱん信号入力を論理ゼロ
とし、第１の単位回路の伝ぱん信号出力を第２の単位回
路の伝ぱん信号入力に結合し、以下同様に第ｍ−１の単
位回路の伝ぱん信号出力を第ｍの単位回路の伝ぱん信号
入力に結合し、さらに前記ｍ個の単位回路の各オールゼ
ロ出力の論理和の否定をとるノア論理手段と、前記ｍ個
の単位回路の各ｎビツトチエツク出力および前記ノア論
理手段の論理和をとる手段を有することを特徴とする入
力信号数チエツク回路。