JPS6033035B2 - トランク制御方式 - Google Patents
トランク制御方式Info
- Publication number
- JPS6033035B2 JPS6033035B2 JP13467277A JP13467277A JPS6033035B2 JP S6033035 B2 JPS6033035 B2 JP S6033035B2 JP 13467277 A JP13467277 A JP 13467277A JP 13467277 A JP13467277 A JP 13467277A JP S6033035 B2 JPS6033035 B2 JP S6033035B2
- Authority
- JP
- Japan
- Prior art keywords
- relay
- trunk
- address
- memory
- relays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、電話交換システム、データ伝送システム等に
おける、トランク回路の制御方式に関するものである。
おける、トランク回路の制御方式に関するものである。
第１図は、従来技術を説明する為の一例として、電子交
換機に使用されている自局内公衆電話機用トランク回路
を表わしたものである。同図においてＦは謀金信号の雑
音を吸収する為のフィルターで、ＲＯはフィルターＦ内
のコンデンサの電荷を放電させる抵抗である。
換機に使用されている自局内公衆電話機用トランク回路
を表わしたものである。同図においてＦは謀金信号の雑
音を吸収する為のフィルターで、ＲＯはフィルターＦ内
のコンデンサの電荷を放電させる抵抗である。
ＡおよびＤは、それぞれ発呼および着信加入者の監視用
リレーであり、ＲＩは謀金層号送出時、リレーＡが復旧
しない様に保持する為の抵抗である。Ｃ０，ＣＩは直流
カット用のコンデンサで、Ｅ川ま通話電流供給あるし、
は継電器Ａ，Ｄを動作させる為の電源である。
リレーであり、ＲＩは謀金層号送出時、リレーＡが復旧
しない様に保持する為の抵抗である。Ｃ０，ＣＩは直流
カット用のコンデンサで、Ｅ川ま通話電流供給あるし、
は継電器Ａ，Ｄを動作させる為の電源である。
ＰおよびＱは、譲金信号送出の為の継電器であり、信号
分配装置ＳＤ内のフリツプフロツプＦＦ０，ＦＦＩによ
って駆動制御される。
分配装置ＳＤ内のフリツプフロツプＦＦ０，ＦＦＩによ
って駆動制御される。
ＥＩは継電器ＰおよびＱを駆動する為の電源である。
Ｓはトランク回路ＴＲＫのパターンを制御する為のパタ
ーン用磁気ラッチ型リレーで、リレー駆動装置ＲＤによ
って駆動装置される。ＤＯおよびＤＩは、それぞれリレ
ーＳを動作および復旧させる為のドライバで、ｔは動作
、復旧の切分けを行うための接点である。
ーン用磁気ラッチ型リレーで、リレー駆動装置ＲＤによ
って駆動装置される。ＤＯおよびＤＩは、それぞれリレ
ーＳを動作および復旧させる為のドライバで、ｔは動作
、復旧の切分けを行うための接点である。
Ｅ２およびＥ３は、それぞれ談リレーＳを動作および復
旧させる為の電源である。ａおよびｄは、それそれ継電
器ＡおよびＤの接点での状態、即ち発呼および着信加入
者の状態を中央制御装置へ知らせる為の接点である。
旧させる為の電源である。ａおよびｄは、それそれ継電
器ＡおよびＤの接点での状態、即ち発呼および着信加入
者の状態を中央制御装置へ知らせる為の接点である。
公知の電子交換機によれば、ダイヤルパルスの数字分析
の結果、本トランクが捕捉され、着信側加入者が応答す
ると、本トランクのＡリレー側が発信加入者へ、Ｄリレ
ー側が着信加入者へ、各々ネットワークを介して接続さ
れる。
の結果、本トランクが捕捉され、着信側加入者が応答す
ると、本トランクのＡリレー側が発信加入者へ、Ｄリレ
ー側が着信加入者へ、各々ネットワークを介して接続さ
れる。
しかる後、リレー駆動装置ＲＤを介してパターンリレー
Ｓが駆動され、Ａ，Ｄリレーを通して両加入者へ通話電
流が供給され通話に入る。以後、本トランクより発呼者
側へ３分毎に、信号分配装置ＳＤによって、継電器Ｐ，
Ｑを駆動することによって、謀金信号が送出される。
Ｓが駆動され、Ａ，Ｄリレーを通して両加入者へ通話電
流が供給され通話に入る。以後、本トランクより発呼者
側へ３分毎に、信号分配装置ＳＤによって、継電器Ｐ，
Ｑを駆動することによって、謀金信号が送出される。
通話終了で発呼者がオンフツクすると、本トランクのＡ
リレーは復旧し、その情報は接点ａを介して、中央制御
装置へ伝えられ、謀金信号送出を停止するとともに、リ
レー駆動装置ＲＤを介してＳリレーが復旧させられる。
リレーは復旧し、その情報は接点ａを介して、中央制御
装置へ伝えられ、謀金信号送出を停止するとともに、リ
レー駆動装置ＲＤを介してＳリレーが復旧させられる。
以上述べたように、従釆のトランク制御方式によれば、
中央制御装置は、トランクのどのリレーを駆動制御する
かのリレー指定情報を編集する必要があり、中央制御装
置の負担が増大すると共に、上記中央制御装置からのＩ
Ｊレー指定情報を受信し、指定されたりレーを駆動する
ために信号分配装置やりレー駆動装置を必要とし金物量
が増大する欠点があった。本発明は、上記従来の欠点を
解決することを目的とするもので、各トランク回路に一
連の呼処理動作を記憶できるメモリを設け、呼処理のパ
ターンごとにメモリにセットしておき、中央処理装置か
らは該メモリヘセット、リセット信号あるいはクロツク
信号などのタイミング信号を送出するだけで、各種のパ
ターン制御を行なわせることによって、継電器駆動装置
、信号分配装置を不要にし、さらにはトランク回路の種
類の統合を可能にするものである。
中央制御装置は、トランクのどのリレーを駆動制御する
かのリレー指定情報を編集する必要があり、中央制御装
置の負担が増大すると共に、上記中央制御装置からのＩ
Ｊレー指定情報を受信し、指定されたりレーを駆動する
ために信号分配装置やりレー駆動装置を必要とし金物量
が増大する欠点があった。本発明は、上記従来の欠点を
解決することを目的とするもので、各トランク回路に一
連の呼処理動作を記憶できるメモリを設け、呼処理のパ
ターンごとにメモリにセットしておき、中央処理装置か
らは該メモリヘセット、リセット信号あるいはクロツク
信号などのタイミング信号を送出するだけで、各種のパ
ターン制御を行なわせることによって、継電器駆動装置
、信号分配装置を不要にし、さらにはトランク回路の種
類の統合を可能にするものである。
以下本発明の実施例を第２図〜第４図に従って説明する
。
。
第２図は、本発明のトランク回路の１実施例であり、第
３図は、第２図のトランク回路における各パターンリレ
ーの駆動タイムチャート、第４図は、第３図のタイムチ
ャートを実現する為のメモリの内容を表わしたものであ
る。第２図において第１図と同じ記号の部品は、同じ部
品を示す。ＲＯＭは一般に使用されている８ワードのア
ドレスと４ビットのデータエリアを持つメモリ、ＡＲは
メモリのアドレスレジスタとタイミング回路であり、Ｄ
Ｒはデータレジスタである。○２〜Ｄ４はパターンリレ
ーＳ，Ｐ，Ｑを駆動する為のドライバである。第３図は
第２図のメモリＲＯＭの内容を示すもので、各々４ビッ
トからなる０〜７の８つの８ワード×４ｂｉｔの容量を
持つメモリで、アドレスには、第４図のタイムチャート
に示されたパターンリレーＰ，Ｓ，Ｑの駆動制御を行な
うための情報が記憶されている。
３図は、第２図のトランク回路における各パターンリレ
ーの駆動タイムチャート、第４図は、第３図のタイムチ
ャートを実現する為のメモリの内容を表わしたものであ
る。第２図において第１図と同じ記号の部品は、同じ部
品を示す。ＲＯＭは一般に使用されている８ワードのア
ドレスと４ビットのデータエリアを持つメモリ、ＡＲは
メモリのアドレスレジスタとタイミング回路であり、Ｄ
Ｒはデータレジスタである。○２〜Ｄ４はパターンリレ
ーＳ，Ｐ，Ｑを駆動する為のドライバである。第３図は
第２図のメモリＲＯＭの内容を示すもので、各々４ビッ
トからなる０〜７の８つの８ワード×４ｂｉｔの容量を
持つメモリで、アドレスには、第４図のタイムチャート
に示されたパターンリレーＰ，Ｓ，Ｑの駆動制御を行な
うための情報が記憶されている。
すなわちアドレスレジスタを指定すると、データレジス
タＤＲに対応するアドレスのワード（４ビット）が読み
出される。データレジスタＤＲの０ビットはＳリレー、
１ビットはＰリレー、２ビットはＱリレー、３ビットは
空の状態に対応しているので、読み出されたワードに従
って、パターンリレーＳ，Ｐ，Ｑが動作または復旧する
。以下、第２図、第３図、第４図を用いて、本発明方式
によるトランク回路の呼処理動作について説明する。
タＤＲに対応するアドレスのワード（４ビット）が読み
出される。データレジスタＤＲの０ビットはＳリレー、
１ビットはＰリレー、２ビットはＱリレー、３ビットは
空の状態に対応しているので、読み出されたワードに従
って、パターンリレーＳ，Ｐ，Ｑが動作または復旧する
。以下、第２図、第３図、第４図を用いて、本発明方式
によるトランク回路の呼処理動作について説明する。
尚、第４図におけるタイミングＴ，〜Ｌは、中央制御装
置によって作られる。まずダイヤルパルス数字分析の結
果、本トランクがネットワークを介して、発呼および着
信加入者へ接続され、着信加入者が応答すると中央制御
装置からセットパルスとクロックが来て、第２図アドレ
スレジスタＡＲによつて、メモリＲＯＭの１番地が指定
されると、第４図のメモリＲＯＭの内容からデータレジ
スタＤＲに“１，０，０，０”が読み出され、対応する
Ｓリレーが動作する。
置によって作られる。まずダイヤルパルス数字分析の結
果、本トランクがネットワークを介して、発呼および着
信加入者へ接続され、着信加入者が応答すると中央制御
装置からセットパルスとクロックが来て、第２図アドレ
スレジスタＡＲによつて、メモリＲＯＭの１番地が指定
されると、第４図のメモリＲＯＭの内容からデータレジ
スタＤＲに“１，０，０，０”が読み出され、対応する
Ｓリレーが動作する。
次にＴ，のタイミングでクロツクパルスが釆ると、アド
レスはカウントアップされ、アドレスレジスタＡＲは２
番地を指定し、ＲＯＭの内容からデータレジスタには、
０ビット目から‘‘１，０，１，０”を読み出し対応す
るＳリレーおよびＱリレーのドライバＤ２，Ｄ３が駆動
され、Ｓリレーはそのまま動作状態を継続し、新たにＱ
リレーが動作する。次にＴ２のタイミングでクロツクが
くると、同様にしてアドレスがカウントアップされ３番
地が指定されて、データレジスタは“１，１，１，０”
に変化し、Ｓリレー、ＱリレーそしてＰリレーが駆動さ
れる。同様にして、Ｔ３〜Ｔ８のタイミングでクロック
が中央制御装置より出されることでアドレスがカウント
アッパれ無事渚卒渚軍癖弊溝牢溌史と州側Ｍのアドレス
カミ撤 され、該番地に対応する出力によって、該出力に対応す
るビットのドライバが駆動され、該ドライバに対応する
りレーが、第３図に示すタイムチャートに従って駆動さ
れる。
レスはカウントアップされ、アドレスレジスタＡＲは２
番地を指定し、ＲＯＭの内容からデータレジスタには、
０ビット目から‘‘１，０，１，０”を読み出し対応す
るＳリレーおよびＱリレーのドライバＤ２，Ｄ３が駆動
され、Ｓリレーはそのまま動作状態を継続し、新たにＱ
リレーが動作する。次にＴ２のタイミングでクロツクが
くると、同様にしてアドレスがカウントアップされ３番
地が指定されて、データレジスタは“１，１，１，０”
に変化し、Ｓリレー、ＱリレーそしてＰリレーが駆動さ
れる。同様にして、Ｔ３〜Ｔ８のタイミングでクロック
が中央制御装置より出されることでアドレスがカウント
アッパれ無事渚卒渚軍癖弊溝牢溌史と州側Ｍのアドレス
カミ撤 され、該番地に対応する出力によって、該出力に対応す
るビットのドライバが駆動され、該ドライバに対応する
りレーが、第３図に示すタイムチャートに従って駆動さ
れる。
尚、Ｋ以降はＴ５，Ｔ６，Ｔ７，公，Ｔ５・・・・・・
・・・のタイミングがくり返され、対応するアドレス６
番地，７番地，６番地，５番地が指定される。
・・・のタイミングがくり返され、対応するアドレス６
番地，７番地，６番地，５番地が指定される。
自局内通話の場合は公が３分となる。通話終了で発呼者
がオンフツクすると、第２図においてＡリレーが復旧し
、その接点ａでその情報が中央制御装置へ伝えられ、中
央制御装置からはリセットパルスが送られ、メモリＲＯ
Ｍのアドレスは０番地が指定されＳＩＪレ−が復旧され
、初期状態となる。
がオンフツクすると、第２図においてＡリレーが復旧し
、その接点ａでその情報が中央制御装置へ伝えられ、中
央制御装置からはリセットパルスが送られ、メモリＲＯ
Ｍのアドレスは０番地が指定されＳＩＪレ−が復旧され
、初期状態となる。
以上説明した如く本発明によれば、駆動器駆動装置や信
号分配装置等が不要となり、さらには呼処理が似たトラ
ンク回路は、メモリの内容を変えるだけでよく、トラン
ク回路の種類の統合にも寄与することになる。
号分配装置等が不要となり、さらには呼処理が似たトラ
ンク回路は、メモリの内容を変えるだけでよく、トラン
ク回路の種類の統合にも寄与することになる。
尚、本実施例では自局内公衆トランク回路について述べ
たが、同様に他のトランク回路、あるいは伝送システム
ユニット回路についても使用可能である。
たが、同様に他のトランク回路、あるいは伝送システム
ユニット回路についても使用可能である。
第１図は従来のトランク回路の一例を示す回路図、第２
図は本発明のトランク回路の一実施例を示す回路図、第
３図はそのうちのメモリの内容を示す図、第４図は実施
例の動作を示すタイムチャートである。 ＴＲＫ…トランク回路、Ｓ，Ｐ，Ｑ…パターンリレー、
ＲＯＭ…メモリ、Ｄ２〜Ｄ４・・・ドライバ、Ｔ，〜Ｔ
８・・・タイミング信号。 才‘図 才３図 才２図 矛４図
図は本発明のトランク回路の一実施例を示す回路図、第
３図はそのうちのメモリの内容を示す図、第４図は実施
例の動作を示すタイムチャートである。 ＴＲＫ…トランク回路、Ｓ，Ｐ，Ｑ…パターンリレー、
ＲＯＭ…メモリ、Ｄ２〜Ｄ４・・・ドライバ、Ｔ，〜Ｔ
８・・・タイミング信号。 才‘図 才３図 才２図 矛４図
Claims (1)
- １ 中央制御装置からトランク回路内のパターンリレー
を制御するトランク制御方式において、トランク回路内
に複数個のパターンリレーを動作、復旧させるシーケン
スを書込んだメモリと、メモリの出力情報により制御さ
れる駆動回路とを設け、中央制御装置からのタイミング
信号によつてパターンの変更が行なわれるようにしたこ
とを特徴とするトランク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13467277A JPS6033035B2 (ja) | 1977-11-11 | 1977-11-11 | トランク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13467277A JPS6033035B2 (ja) | 1977-11-11 | 1977-11-11 | トランク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5468104A JPS5468104A (en) | 1979-06-01 |
| JPS6033035B2 true JPS6033035B2 (ja) | 1985-07-31 |
Family
ID=15133859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13467277A Expired JPS6033035B2 (ja) | 1977-11-11 | 1977-11-11 | トランク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033035B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105441U (ja) * | 1990-02-13 | 1991-10-31 |
-
1977
- 1977-11-11 JP JP13467277A patent/JPS6033035B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105441U (ja) * | 1990-02-13 | 1991-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5468104A (en) | 1979-06-01 |
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