JPS6034145B2 - 中央処理ユニットによりアドレス制御回路をテストするシステム - Google Patents
中央処理ユニットによりアドレス制御回路をテストするシステムInfo
- Publication number
- JPS6034145B2 JPS6034145B2 JP54156300A JP15630079A JPS6034145B2 JP S6034145 B2 JPS6034145 B2 JP S6034145B2 JP 54156300 A JP54156300 A JP 54156300A JP 15630079 A JP15630079 A JP 15630079A JP S6034145 B2 JPS6034145 B2 JP S6034145B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- processing unit
- central processing
- control circuit
- address control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Dram (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
開示の概要
メモリ・モジュールに移送されたアドレスを直接に読取
って、該メモリ・モジュール内のメモリ・アレイのアド
レス指定可能な位置を実際に参照することなしに、中央
処理ユニット（ＣＰＵ）が該メモリ・モジュールのアド
レス制御回路をテストし得るようにさせる装置が開示さ
れている。
って、該メモリ・モジュール内のメモリ・アレイのアド
レス指定可能な位置を実際に参照することなしに、中央
処理ユニット（ＣＰＵ）が該メモリ・モジュールのアド
レス制御回路をテストし得るようにさせる装置が開示さ
れている。
該メモリ・モジュール内にある状態レジスタは２ビット
位置を持っており、それらは閉鎖ループ・アドレス能力
を制御するために割り当てられている。これら二つの割
り当てられたビット位置が２進の０を含むとき、該メモ
リ・モジュールは、各受信アドレスを用いて通常に作動
し、該メモリ・モジュールのメモリ・アレイのアドレス
指定可能な位置をアドレスする。これらの割り当てられ
たビット位置の内の一つが２進の１を含むとき、引続〈
読取りコマンドは該メモリをして該メモリ・アレイをア
クセスさせないようにさせ、２進の１を含んでいるビッ
ト位置に対応するアドレスの一部分を惰かもそれが特定
のアドレス指定可能な位置の内容から謙取られたデータ
であったかの如くにリクエストしているＣＰＵに送り戻
し（即ち、一つのビット位置は該アドレスの一部分を送
り戻されるようにさせ、他方のビット位置はアドレスの
残余のものを送り戻されるようにさせる）、斯くて、Ｃ
ＰＵが該メモリ・モジュールのアドレス制御回路の正し
い動作を直接に確認できるようにさせる。状態レジスタ
のこれらの割り当てられたビット位置は、ソフトウェア
制御の下に容易に変えられ得るので、閉鎖ループ・アド
レス機能は迅速に且つ自動的に要求されて、メモリ・モ
ジュールのアドレス制御回路の正しい動作を定期的に確
認できる。発明の背景 本発明は、一般にディジタル・コンピュータに関してお
り、更に詳しくはメモリ・チェッキング回路に関する。
位置を持っており、それらは閉鎖ループ・アドレス能力
を制御するために割り当てられている。これら二つの割
り当てられたビット位置が２進の０を含むとき、該メモ
リ・モジュールは、各受信アドレスを用いて通常に作動
し、該メモリ・モジュールのメモリ・アレイのアドレス
指定可能な位置をアドレスする。これらの割り当てられ
たビット位置の内の一つが２進の１を含むとき、引続〈
読取りコマンドは該メモリをして該メモリ・アレイをア
クセスさせないようにさせ、２進の１を含んでいるビッ
ト位置に対応するアドレスの一部分を惰かもそれが特定
のアドレス指定可能な位置の内容から謙取られたデータ
であったかの如くにリクエストしているＣＰＵに送り戻
し（即ち、一つのビット位置は該アドレスの一部分を送
り戻されるようにさせ、他方のビット位置はアドレスの
残余のものを送り戻されるようにさせる）、斯くて、Ｃ
ＰＵが該メモリ・モジュールのアドレス制御回路の正し
い動作を直接に確認できるようにさせる。状態レジスタ
のこれらの割り当てられたビット位置は、ソフトウェア
制御の下に容易に変えられ得るので、閉鎖ループ・アド
レス機能は迅速に且つ自動的に要求されて、メモリ・モ
ジュールのアドレス制御回路の正しい動作を定期的に確
認できる。発明の背景 本発明は、一般にディジタル・コンピュータに関してお
り、更に詳しくはメモリ・チェッキング回路に関する。
最も新しい中型及び大型のコンピュータは、メモリ・モ
ジュールの加除によってメモリ容量の増減する能力をも
っている。これらのメモリ・モジュールは、相互に、そ
してまた該コンピュータ内の他のモジュ−ル（例えば、
中央処理ユニット、入出力制御装置等）と非同期的に動
作されるのが屡々である。更に、これらのメモリ・モジ
ュールは、通常それら自身のアドレス制御回路を持って
おり（即ち、保持レジス夕、トランデューサ等）、該コ
ンピュータ内の他のモジュールに対するインタフェイス
を容易にさせている。このアドレス制御回路の正常な動
作を確認することが望まれる。最も一般的な方法は、該
メモリの各アドレス指定可能位置（又は各ワースト・ケ
ース）に独特のデータを書込み、そしてその独特なデー
タを書込まれたものと比較するために読み出すことであ
る。この技術は、特別なテスト装置の必要を回避して、
ソフトウェア制御の下に実行し得る利点を持つ。この技
術は、しかし、幾分かの欠点を持っている。何故ならば
、多くのアドレス指定可能な位置の書込み及び読出しに
時間を要すること、及びデータが破壊されるのを防止す
るのにかなり大きな一時的な蓄積容量を必要とするから
である。更に、アドレス制御回路をテストするためにア
ドレス指定可能な位置を使用することは、メモリ・アレ
イが故障しているときは、そのテストにエラーや不確実
さをもたらす。本発明は、アドレス制御回路のテストの
間、メモリ・アレイを使用すると云う望ましくない局面
を一方で排除して、アドレス制御回路のテストをソフト
ウェア制御の下に行なうと云う望ましい局面を保存する
。
ジュールの加除によってメモリ容量の増減する能力をも
っている。これらのメモリ・モジュールは、相互に、そ
してまた該コンピュータ内の他のモジュ−ル（例えば、
中央処理ユニット、入出力制御装置等）と非同期的に動
作されるのが屡々である。更に、これらのメモリ・モジ
ュールは、通常それら自身のアドレス制御回路を持って
おり（即ち、保持レジス夕、トランデューサ等）、該コ
ンピュータ内の他のモジュールに対するインタフェイス
を容易にさせている。このアドレス制御回路の正常な動
作を確認することが望まれる。最も一般的な方法は、該
メモリの各アドレス指定可能位置（又は各ワースト・ケ
ース）に独特のデータを書込み、そしてその独特なデー
タを書込まれたものと比較するために読み出すことであ
る。この技術は、特別なテスト装置の必要を回避して、
ソフトウェア制御の下に実行し得る利点を持つ。この技
術は、しかし、幾分かの欠点を持っている。何故ならば
、多くのアドレス指定可能な位置の書込み及び読出しに
時間を要すること、及びデータが破壊されるのを防止す
るのにかなり大きな一時的な蓄積容量を必要とするから
である。更に、アドレス制御回路をテストするためにア
ドレス指定可能な位置を使用することは、メモリ・アレ
イが故障しているときは、そのテストにエラーや不確実
さをもたらす。本発明は、アドレス制御回路のテストの
間、メモリ・アレイを使用すると云う望ましくない局面
を一方で排除して、アドレス制御回路のテストをソフト
ウェア制御の下に行なうと云う望ましい局面を保存する
。
発明の要約
メモリは状態レジスタを有する。
この状態レジスタの多数のビット位置の内容は、メモリ
・モジュールの動作を制御し、且つ状態情報を記録する
。該状態レジスタの一つのビット位置が閉鎖ループ・ア
ドレスに割当てられている。一つのビット位置はアドレ
スの一部の使用を制御し、第２のビット位置はそのアド
レスの残余の部分の使用を制御する。通常な動作の間、
両ビット位置はクＩＪアされており（即ち２進の０を含
む）、該メモリ・モジュールが各受信アドレスを用いて
該メモリ・モジュールのメモリ・アレイ内の対応するア
ドレス指定可能な位置をアドレスさせる。何れかのビッ
トがセットされているとき、各論取りリクエストでの受
信アドレスの一部を、通常な読取りと同じインタフェイ
ス・プロトコールを用いてそのリクェスタに戻す。状態
レジスタの一つのビット位置は一時に該アドレスの一部
のみが送り戻されるよう用いられる。何故ならば、その
態様がメモリ・アレイが通常にアドレスされる態様であ
るからである。メモリ・モジュールのアドレス制御回路
をテストするには、ソフトウェア制御下のＣＰＵが状態
レジスタの閉鎖ループ・アドレス・ビット位置の一つを
セットしなければならない（即ち２進１を含むようにさ
せる）が、これは状態レジスタのそのビット位置に２進
の１を書込むことによって行なわれる。
・モジュールの動作を制御し、且つ状態情報を記録する
。該状態レジスタの一つのビット位置が閉鎖ループ・ア
ドレスに割当てられている。一つのビット位置はアドレ
スの一部の使用を制御し、第２のビット位置はそのアド
レスの残余の部分の使用を制御する。通常な動作の間、
両ビット位置はクＩＪアされており（即ち２進の０を含
む）、該メモリ・モジュールが各受信アドレスを用いて
該メモリ・モジュールのメモリ・アレイ内の対応するア
ドレス指定可能な位置をアドレスさせる。何れかのビッ
トがセットされているとき、各論取りリクエストでの受
信アドレスの一部を、通常な読取りと同じインタフェイ
ス・プロトコールを用いてそのリクェスタに戻す。状態
レジスタの一つのビット位置は一時に該アドレスの一部
のみが送り戻されるよう用いられる。何故ならば、その
態様がメモリ・アレイが通常にアドレスされる態様であ
るからである。メモリ・モジュールのアドレス制御回路
をテストするには、ソフトウェア制御下のＣＰＵが状態
レジスタの閉鎖ループ・アドレス・ビット位置の一つを
セットしなければならない（即ち２進１を含むようにさ
せる）が、これは状態レジスタのそのビット位置に２進
の１を書込むことによって行なわれる。
該ＣＰＵは次に該メモリ・モジュールに様様なアドレス
を用いて幾つかの議取りリクエストを送る。各読取りリ
クエストについて、該メモリ・モジュールは、恰かもそ
れがそのアドレスによって特定されたアドレス指定可能
な位置の内容であったかの如くそのアドレスの一部を送
り戻す。該ＣＰＵは、送り戻されたアドレスの一部が各
読取りリクエストに関して正しかったことを確認する。
しかる後ＣＰＵは状態レジスタの第一のビット位置をク
リアし（即ち、２進０を含むようにさせる）、状態レジ
スタに再び書込むことによって状態レジスタの第二のビ
ット位置をセットする。該アドレスの残余の部分の正し
い送り戻しを確認するために付加的な読取りリクエスト
が発生される。好適な具体例の詳細な説明 第１図は、本発明を利用したメモリ・モジュール（ＭＥ
ＭＯＲＹ）１ １を有するコンピュータを示している。
を用いて幾つかの議取りリクエストを送る。各読取りリ
クエストについて、該メモリ・モジュールは、恰かもそ
れがそのアドレスによって特定されたアドレス指定可能
な位置の内容であったかの如くそのアドレスの一部を送
り戻す。該ＣＰＵは、送り戻されたアドレスの一部が各
読取りリクエストに関して正しかったことを確認する。
しかる後ＣＰＵは状態レジスタの第一のビット位置をク
リアし（即ち、２進０を含むようにさせる）、状態レジ
スタに再び書込むことによって状態レジスタの第二のビ
ット位置をセットする。該アドレスの残余の部分の正し
い送り戻しを確認するために付加的な読取りリクエスト
が発生される。好適な具体例の詳細な説明 第１図は、本発明を利用したメモリ・モジュール（ＭＥ
ＭＯＲＹ）１ １を有するコンピュータを示している。
中央処理ユニット（ＣＰＵ）１０は、一連のソフトウェ
ア・ィンストラクションの実行によってプログラムされ
得る。ＣＰＵＩＯはライン１２を介ししてＭＥＭＯＲＹ
Ｉ Ｉとインタフェイスしているものとして示されてい
る。ＭＥＭＯＲＹＩＩに対するィンタフェィスは実際に
は非常に複雑である。ＭＥＭＯＲＹＩ Ｉは８箇のＩＪ
クヱスタ・ボートを有するので、それは８箇までのＩＪ
クェスタを持ち得るが、たった一つのＩＪクェスタ（即
ちＣＰＵＩＯ）のみが示されている。インタフェイス回
路（ＩＮＴＥＲＦＡＣＥ）２０は、ライン１２を介して
ＣＰＵと直接にィンタフェイスしており、プロトコール
を処理する。
ア・ィンストラクションの実行によってプログラムされ
得る。ＣＰＵＩＯはライン１２を介ししてＭＥＭＯＲＹ
Ｉ Ｉとインタフェイスしているものとして示されてい
る。ＭＥＭＯＲＹＩＩに対するィンタフェィスは実際に
は非常に複雑である。ＭＥＭＯＲＹＩ Ｉは８箇のＩＪ
クヱスタ・ボートを有するので、それは８箇までのＩＪ
クェスタを持ち得るが、たった一つのＩＪクェスタ（即
ちＣＰＵＩＯ）のみが示されている。インタフェイス回
路（ＩＮＴＥＲＦＡＣＥ）２０は、ライン１２を介して
ＣＰＵと直接にィンタフェイスしており、プロトコール
を処理する。
ＩＮＴＥＲＦＡＣＥ２０はライン２３及び２５を介して
状態レジスタ（ＳＲＥＧ）２１のみへデータを移送し、
ライン２９を介してタイミング及び制御回路（ＴＩＭＩ
ＮＧＡＮＤＣＯＮＴＲＯＬ）２８へタイミング信号を移
送するものとして示されている。実際には、図示されて
いないデータ経路を経て、ＭＥＭＯＲＹＡＲＲＡＹ２２
へデータを移送する。ＭＥＭＯＲＹ ＡＲＲＡＹ２ ２
は、Ｍｏｔｏｒａｌａ社のＭＣＭ４１１６、ＭＯＳＴＥ
Ｋ ＭＫ４１１６又はＮａｔｉｏｎａｌＳｅｍｉｃｏｎ
ｄｕｃのｒ社のＭＭ５２９０の如きか４ビットのモノリ
シック装置を用いて構成された半導体ランダム・アクセ
ス ・ ストアである。ＭＥＭＯＲＹＡＲＲＡＹ２２は
７２ビットで１ワードを構成する〆５〜亥？ワードを含
むストアである。ここで用いられているコンピユ−夕・
セットは、パリティを持たない３２ビット・ワードを用
いる。従って各７２ビットは二つのデータ・ワードとエ
ラー更正ビットを与える。Ｍ旧ＭＯＲＹＡＲＲＡＹ２２
は第５ａ図に示された如きワード・フオーマツトによっ
てアドレスされる。示された１８ビット・アドレスは、
Ｍ旧ＭＯＲＹＡＲＲＡＹ２２の可能なぞ７個の７２ビッ
ト・ワードからいずれか半ワードを選択するのに充分で
ある。該アドレスの最下位ビット（即ち〆）は、ＭＥＭ
ＯＲＹＡＲＲＡＹ２２の一つの７２ビット・ワード（即
ち６４データ・ビット）の上位又は下位の半分を選択す
る。ビット位置１５，１６及び１７はＡＲＲＡＹフィー
ルドを指定する。このＡＲＲＡＹフィールドは２１４ビ
ット・チップの所望のグループを選択する。ビット位置
１〜１４は？４ビット・チップの各々に於ける所与の一
ビットを選択する。当業技術の熟達者には良く判るよう
に、この好適な具体例に於て用いられた上述の装置は、
７本のアドレス・ラインしか持っていない。従って、各
チップへのアドレスは、先づ７ビットのＲＯＷＡＤＤＲ
ＥＳＳを送り、次に７ビットのＣＯＬＵＭＮＡＤＤＲＥ
ＳＳを与えることによって達成される。本明細書に記述
された具体例に於けるこのアドレス・スキームの効果は
、後に明瞭となる。再び第１図を参照して、定常モード
変更回路（ＭＯＤＥ）３１は、ライン２７を介してＳＲ
ＥＧ２１にモード変更コマンドを供給する。
状態レジスタ（ＳＲＥＧ）２１のみへデータを移送し、
ライン２９を介してタイミング及び制御回路（ＴＩＭＩ
ＮＧＡＮＤＣＯＮＴＲＯＬ）２８へタイミング信号を移
送するものとして示されている。実際には、図示されて
いないデータ経路を経て、ＭＥＭＯＲＹＡＲＲＡＹ２２
へデータを移送する。ＭＥＭＯＲＹ ＡＲＲＡＹ２ ２
は、Ｍｏｔｏｒａｌａ社のＭＣＭ４１１６、ＭＯＳＴＥ
Ｋ ＭＫ４１１６又はＮａｔｉｏｎａｌＳｅｍｉｃｏｎ
ｄｕｃのｒ社のＭＭ５２９０の如きか４ビットのモノリ
シック装置を用いて構成された半導体ランダム・アクセ
ス ・ ストアである。ＭＥＭＯＲＹＡＲＲＡＹ２２は
７２ビットで１ワードを構成する〆５〜亥？ワードを含
むストアである。ここで用いられているコンピユ−夕・
セットは、パリティを持たない３２ビット・ワードを用
いる。従って各７２ビットは二つのデータ・ワードとエ
ラー更正ビットを与える。Ｍ旧ＭＯＲＹＡＲＲＡＹ２２
は第５ａ図に示された如きワード・フオーマツトによっ
てアドレスされる。示された１８ビット・アドレスは、
Ｍ旧ＭＯＲＹＡＲＲＡＹ２２の可能なぞ７個の７２ビッ
ト・ワードからいずれか半ワードを選択するのに充分で
ある。該アドレスの最下位ビット（即ち〆）は、ＭＥＭ
ＯＲＹＡＲＲＡＹ２２の一つの７２ビット・ワード（即
ち６４データ・ビット）の上位又は下位の半分を選択す
る。ビット位置１５，１６及び１７はＡＲＲＡＹフィー
ルドを指定する。このＡＲＲＡＹフィールドは２１４ビ
ット・チップの所望のグループを選択する。ビット位置
１〜１４は？４ビット・チップの各々に於ける所与の一
ビットを選択する。当業技術の熟達者には良く判るよう
に、この好適な具体例に於て用いられた上述の装置は、
７本のアドレス・ラインしか持っていない。従って、各
チップへのアドレスは、先づ７ビットのＲＯＷＡＤＤＲ
ＥＳＳを送り、次に７ビットのＣＯＬＵＭＮＡＤＤＲＥ
ＳＳを与えることによって達成される。本明細書に記述
された具体例に於けるこのアドレス・スキームの効果は
、後に明瞭となる。再び第１図を参照して、定常モード
変更回路（ＭＯＤＥ）３１は、ライン２７を介してＳＲ
ＥＧ２１にモード変更コマンドを供給する。
ＴＩＭＭＯＡＮＤ ＣＯＮＴＲＯＬ２ ８はライン２
９を介して川ＴＥＲＦＡＣＥ２０からリクエスト通知信
号を受信し、ライン２６を介してＭＥＭＯＲＹＡＲＲＡ
Ｙ２２にタイミング信号を与える。ＭＥＭＯＲＹＡＲＲ
ＡＹ２２がＩＮＴＥＲＦＡＣＥ２川こ読取りデータを供
給するデータ経路がライン２４として示されている。第
２図は、ＩＮＴＥＲＦＡＣＥ２０の更に詳細な図である
。
９を介して川ＴＥＲＦＡＣＥ２０からリクエスト通知信
号を受信し、ライン２６を介してＭＥＭＯＲＹＡＲＲＡ
Ｙ２２にタイミング信号を与える。ＭＥＭＯＲＹＡＲＲ
ＡＹ２２がＩＮＴＥＲＦＡＣＥ２川こ読取りデータを供
給するデータ経路がライン２４として示されている。第
２図は、ＩＮＴＥＲＦＡＣＥ２０の更に詳細な図である
。
ドライバ及びレシーバ（ＤＲＩＶＥＲＳＡＮＤＲＥＣＥ
ＩＶＥＲＳ）１０５はライン１ ２を介してデータ信号
及び制御信号をＣＰＵＩＯから受信し、又ＣＰＵＩＯへ
データ信号及び制御信号を移送する。ＣＰＵＩＯから受
信された制御信号は、ＰＲＩＯＲＩＴＹＩＯＯ‘こ移送
され、それはライン１２を介して受信されたりクェスト
に何時優先権が与えられるかを決定する。ライン１２を
介してＣＰＵＩＯから受信されたデータは、ライン１
１０を介してマルチプレクサ（ＭＵＸ）１０１へ移送さ
れる。ＤＲＩＶＥＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ０５
への別々のインタフェィスを各々が持った８箇迄のＩＪ
クエスタとＭＥＭＯＲＹ１ １がインタフエイスし得る
ので、ＭＵＸＩＯＩは必要である。優先回路１００は、
８箇のＩＪクェスタ・ボートの内の何れが何時ＭＥＭＯ
ＲＹＩ Ｉへのアクセスを許されるかを決定する。優先
回路１００は、ライン１２６を介して、８箇のＩＪクェ
スタ（１箇だけが示されている）の１つからのデータを
選択することをＭＵＸＩＯＩに知らせる。優先回路１０
０１ま、ライン２９ａを介して、一つのアクセス・リク
エストが何時処理されるべきかをＴＩＭＩＮＧ ＡＮＤ
ＣＯＮＴＲＯＬ２８に知らせる。ＭＵＸＩ Ｏ Ｉは、
優先回路１００１こよってライン１２６を介して特定さ
れた８箇のＩＪクェスタ（ライン１１０上に移送された
データを有する一つだけが示されている）の内の一つか
らのデータを選択し、そしてそのデータをライン１２０
を介してデマルチプレクサ（ＤＭＵＸ）１ ０２へ移送
する。ＤＭＵＸＩ ０２は、ライン２９ｂを介して受信
されたＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８からのコ
マンドに基づいて、そのデータをライン１２１を介して
データ・レジスタ（ＤＲＥＧ）１０３へ送るか、又、ラ
イン１２２を介してアドレス・レジスタ（ＡＲＥＧ）１
０４へ送る。アドレスのフオーマットは先に述べた。
ＩＶＥＲＳ）１０５はライン１ ２を介してデータ信号
及び制御信号をＣＰＵＩＯから受信し、又ＣＰＵＩＯへ
データ信号及び制御信号を移送する。ＣＰＵＩＯから受
信された制御信号は、ＰＲＩＯＲＩＴＹＩＯＯ‘こ移送
され、それはライン１２を介して受信されたりクェスト
に何時優先権が与えられるかを決定する。ライン１２を
介してＣＰＵＩＯから受信されたデータは、ライン１
１０を介してマルチプレクサ（ＭＵＸ）１０１へ移送さ
れる。ＤＲＩＶＥＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ０５
への別々のインタフェィスを各々が持った８箇迄のＩＪ
クエスタとＭＥＭＯＲＹ１ １がインタフエイスし得る
ので、ＭＵＸＩＯＩは必要である。優先回路１００は、
８箇のＩＪクェスタ・ボートの内の何れが何時ＭＥＭＯ
ＲＹＩ Ｉへのアクセスを許されるかを決定する。優先
回路１００は、ライン１２６を介して、８箇のＩＪクェ
スタ（１箇だけが示されている）の１つからのデータを
選択することをＭＵＸＩＯＩに知らせる。優先回路１０
０１ま、ライン２９ａを介して、一つのアクセス・リク
エストが何時処理されるべきかをＴＩＭＩＮＧ ＡＮＤ
ＣＯＮＴＲＯＬ２８に知らせる。ＭＵＸＩ Ｏ Ｉは、
優先回路１００１こよってライン１２６を介して特定さ
れた８箇のＩＪクェスタ（ライン１１０上に移送された
データを有する一つだけが示されている）の内の一つか
らのデータを選択し、そしてそのデータをライン１２０
を介してデマルチプレクサ（ＤＭＵＸ）１ ０２へ移送
する。ＤＭＵＸＩ ０２は、ライン２９ｂを介して受信
されたＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８からのコ
マンドに基づいて、そのデータをライン１２１を介して
データ・レジスタ（ＤＲＥＧ）１０３へ送るか、又、ラ
イン１２２を介してアドレス・レジスタ（ＡＲＥＧ）１
０４へ送る。アドレスのフオーマットは先に述べた。
そのデータ・ワードは８，１６又は３２ビットである。
従って、ＤＭＵＸＩ ０２は、ライン１ ２０を介して
ＭＵＸＩＯＩから受信したアドレス・ワードをライン１
２２を介してＡＲＥＧＩ０４に送るか、又はライン１２
０を介してＭＵＸＩＯＩから受信された８，１６又は３
２ビット・データ・ワードをライン１２１を介してＤＲ
ＥＧＩ０３に送る。この選択は、ライン２９ｂを介して
受信されたＴＩＭｍＧＡＮＤＣＯＮＴＲＯＬ２８からの
コマンドに応答してＤＭＵＸＩ ０２によって行なわれ
る。ＡＲＥＧＩ ０４は、ライン１ ２２を介してＤＭ
ＵＸＩ ０２から受信されたアドレス・ワードを保持す
るレジスタである。ＡＲＥＧＩ０４は、図示されていな
い回路を介してＭＥＭＯＲＹＩ Ｉのメモリ・アレイを
アドレスするのに通常は用いられる。ＡＲＥＧＩ ０４
はまた、図示された回路を通じてＳＲＥＧ２１をアクセ
スするのにも用いられる。ＡＲＥＧＩ０４はそのアドレ
ス・ワードを保持する。この好適な具体例に於ては、Ｓ
ＲＥＧ２１はアドレス７７７７＆を用いてアクセスされ
る（しかし以下に説明されるようにＭ旧ＭＯＲＹ １
１ が メ イ ン テ ナ ン ス（ＭＡＩＮＴＥ
ＮＡＮＣＥ）モードにあるときだけである）。従って、
ＳＲＥＧ２１へのアクセスを選択するには、ＡＲＥＧＩ
０４がビット位置ぞ〜メ４（即ちぞ，ぞ，夕，夕，…
…？４）に２進の１を含むようにさせることが必要であ
る。これは７７７７７８のアドレスを与える。（このア
ドレスは実際にはＸ７７７７７８であり、こ）に於てＸ
はアドレス・ビット〆５〜公７によって決定され、それ
らビットは状態レジスタへのアクセスを決定するのには
用いられないことに留意されたい。）これら１５ビット
位直（即ち、メ，メ，亥，が，…・・・ぞ４）の内容は
ライン１２５を介してＡＮＤゲート１０６へ移送される
。全ての１５ビット位置が２進の１を含むときにのみ（
即ちＡＲＥＧＩ ０４はＸ７７７７７８のアドレス・ワ
ードを含む）、ＡＮＤゲート１０６はライン１０７を低
にさせる。ＡＲＥＧＩ０４がそれ以外のアドレス・ワー
ドを含むならば、ライン１０７は高である。ライン２９
ｃが高であり、ライン１０７が低であるときにのみ、Ａ
ＮＤゲート１０８はライ２５を高にさせる。ライン２９
ｃはＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８から受信さ
れたタイミング信号である。上述の如く、ＤＲＥＧＩ０
３は、ライン１２１を介してＤＭＵＸＩ ０２から８，
１６又は３２ビット・データ・ワードを受け取る。
従って、ＤＭＵＸＩ ０２は、ライン１ ２０を介して
ＭＵＸＩＯＩから受信したアドレス・ワードをライン１
２２を介してＡＲＥＧＩ０４に送るか、又はライン１２
０を介してＭＵＸＩＯＩから受信された８，１６又は３
２ビット・データ・ワードをライン１２１を介してＤＲ
ＥＧＩ０３に送る。この選択は、ライン２９ｂを介して
受信されたＴＩＭｍＧＡＮＤＣＯＮＴＲＯＬ２８からの
コマンドに応答してＤＭＵＸＩ ０２によって行なわれ
る。ＡＲＥＧＩ ０４は、ライン１ ２２を介してＤＭ
ＵＸＩ ０２から受信されたアドレス・ワードを保持す
るレジスタである。ＡＲＥＧＩ０４は、図示されていな
い回路を介してＭＥＭＯＲＹＩ Ｉのメモリ・アレイを
アドレスするのに通常は用いられる。ＡＲＥＧＩ ０４
はまた、図示された回路を通じてＳＲＥＧ２１をアクセ
スするのにも用いられる。ＡＲＥＧＩ０４はそのアドレ
ス・ワードを保持する。この好適な具体例に於ては、Ｓ
ＲＥＧ２１はアドレス７７７７＆を用いてアクセスされ
る（しかし以下に説明されるようにＭ旧ＭＯＲＹ １
１ が メ イ ン テ ナ ン ス（ＭＡＩＮＴＥ
ＮＡＮＣＥ）モードにあるときだけである）。従って、
ＳＲＥＧ２１へのアクセスを選択するには、ＡＲＥＧＩ
０４がビット位置ぞ〜メ４（即ちぞ，ぞ，夕，夕，…
…？４）に２進の１を含むようにさせることが必要であ
る。これは７７７７７８のアドレスを与える。（このア
ドレスは実際にはＸ７７７７７８であり、こ）に於てＸ
はアドレス・ビット〆５〜公７によって決定され、それ
らビットは状態レジスタへのアクセスを決定するのには
用いられないことに留意されたい。）これら１５ビット
位直（即ち、メ，メ，亥，が，…・・・ぞ４）の内容は
ライン１２５を介してＡＮＤゲート１０６へ移送される
。全ての１５ビット位置が２進の１を含むときにのみ（
即ちＡＲＥＧＩ ０４はＸ７７７７７８のアドレス・ワ
ードを含む）、ＡＮＤゲート１０６はライン１０７を低
にさせる。ＡＲＥＧＩ０４がそれ以外のアドレス・ワー
ドを含むならば、ライン１０７は高である。ライン２９
ｃが高であり、ライン１０７が低であるときにのみ、Ａ
ＮＤゲート１０８はライ２５を高にさせる。ライン２９
ｃはＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８から受信さ
れたタイミング信号である。上述の如く、ＤＲＥＧＩ０
３は、ライン１２１を介してＤＭＵＸＩ ０２から８，
１６又は３２ビット・データ・ワードを受け取る。
ＤＲＥＧＩ０３は、多数の出力を持っている。本発明に
関係する一つのみがライン２３として示されている。ラ
イン２３は、ＤＲＥＧＩ０３の四つのビット位置の内容
を表わす四本の導線を有し、そしてそれらの内容は、閉
鎖ループ・アドレスにとって重要であるそれらのビット
位置に於てＳＲＥ０２１に移送される。この好適な具体
例に於ては、それらはビット位置？６，ぞ７，ぞ８及び
〆９である。これらのビット位置の内の一つが２進の０
を含んでいれば、ライン２３の四本の導線の内の対応す
るものは高レベルにある。これらのビット位置の内の一
つが２進の１を含むならば、ライン２３の四本の導線の
内の対応するものは低レベルにある。ライン３２は、状
態レジス夕の関係するビット位置の内容（即ちビット〆
６，？７，亥８及び〆９）を読取り選択回路（ＲＥＡＤ
ＳＥＬＥＣＴＩＯＮ）１０９へ送る。ライン３３は、可
能化信号をＲＥＡＤＳＥＬＥＣＴＩＯＮＩ Ｏ９へ移送
し、そしてそのＲＥＡＤＳＥＬＥＣＴＩＯＮについては
以下に更に説明する。ＲＥＡＤＳＥＬＥＣＴＩＯＮＩ
Ｏ９はまた、ライン１ １ ２を介してＡＲＥＧＩ０４
の内容をも受け取る。
関係する一つのみがライン２３として示されている。ラ
イン２３は、ＤＲＥＧＩ０３の四つのビット位置の内容
を表わす四本の導線を有し、そしてそれらの内容は、閉
鎖ループ・アドレスにとって重要であるそれらのビット
位置に於てＳＲＥ０２１に移送される。この好適な具体
例に於ては、それらはビット位置？６，ぞ７，ぞ８及び
〆９である。これらのビット位置の内の一つが２進の０
を含んでいれば、ライン２３の四本の導線の内の対応す
るものは高レベルにある。これらのビット位置の内の一
つが２進の１を含むならば、ライン２３の四本の導線の
内の対応するものは低レベルにある。ライン３２は、状
態レジス夕の関係するビット位置の内容（即ちビット〆
６，？７，亥８及び〆９）を読取り選択回路（ＲＥＡＤ
ＳＥＬＥＣＴＩＯＮ）１０９へ送る。ライン３３は、可
能化信号をＲＥＡＤＳＥＬＥＣＴＩＯＮＩ Ｏ９へ移送
し、そしてそのＲＥＡＤＳＥＬＥＣＴＩＯＮについては
以下に更に説明する。ＲＥＡＤＳＥＬＥＣＴＩＯＮＩ
Ｏ９はまた、ライン１ １ ２を介してＡＲＥＧＩ０４
の内容をも受け取る。
ライン２９ｅは、幾つかの必要なタイミング信号をＲＥ
ＡＤＳＥＬＥＣＴＩＯＮＩ Ｏ９に与える。ＤＲＩＶＥ
ＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ０５は、ライン２９ｄ
を介してＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８から一
つの可能化信号を受け取る。第３図は、手動モード変更
回路（ＭＯＤＥ）３１の回路図である。
ＡＤＳＥＬＥＣＴＩＯＮＩ Ｏ９に与える。ＤＲＩＶＥ
ＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ０５は、ライン２９ｄ
を介してＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８から一
つの可能化信号を受け取る。第３図は、手動モード変更
回路（ＭＯＤＥ）３１の回路図である。
単極双技スイッチ（ＳＰＤＴ）２００は、オペレータが
それを用いてモード変更を投入する手段である。ＳＰＤ
Ｔスイッチ２００は、幾分かの耐ノイズ性を有する瞬間
接触スイッチある。瞬間接触スイッチの使用は、以下に
述べるフリップ・フロップが実際のスイッチ位置を蓄積
するので可能となる。メインテナンス（ＭＡＩＮＴＥＮ
ＡＮＣＥ）モードにスイッチされるとき、ＳＰＤＴスイ
ッチ２０川ま、瞬間的にライン２２０を接地させる。
それを用いてモード変更を投入する手段である。ＳＰＤ
Ｔスイッチ２００は、幾分かの耐ノイズ性を有する瞬間
接触スイッチある。瞬間接触スイッチの使用は、以下に
述べるフリップ・フロップが実際のスイッチ位置を蓄積
するので可能となる。メインテナンス（ＭＡＩＮＴＥＮ
ＡＮＣＥ）モードにスイッチされるとき、ＳＰＤＴスイ
ッチ２０川ま、瞬間的にライン２２０を接地させる。
ＮＯＲゲート２０９はこれを低信号として感知してＮＯ
Ｒゲート２０９をしてライン２２２を高ならしめる。今
ライン２１９もまた高であると仮定する（即ち停止信号
が存在しない）と、ＡＮＤゲート２１ １はライン２２
４を高にさせる。ィンバータ２１３は、この高信号を反
転してライン２７ａに低信号を与える。メインテナンス
・モードは、ライン２１６に於て自動的手段を介しても
投入され得る。これは未だ実行されていないので説明さ
れない。抵抗２０１，２０３及び２０５は１０００オー
ムの「プルアップ」抵抗である。これらは様々なライン
（即ち夫々ライン２２０、ライン２１６及びライン２２
４）に電流を供給するのに用いられて、高への遷移（ｔ
ｒａｎｓｉｔｉｏｎ）に所望の立ち上がり時間を与える
。
Ｒゲート２０９をしてライン２２２を高ならしめる。今
ライン２１９もまた高であると仮定する（即ち停止信号
が存在しない）と、ＡＮＤゲート２１ １はライン２２
４を高にさせる。ィンバータ２１３は、この高信号を反
転してライン２７ａに低信号を与える。メインテナンス
・モードは、ライン２１６に於て自動的手段を介しても
投入され得る。これは未だ実行されていないので説明さ
れない。抵抗２０１，２０３及び２０５は１０００オー
ムの「プルアップ」抵抗である。これらは様々なライン
（即ち夫々ライン２２０、ライン２１６及びライン２２
４）に電流を供給するのに用いられて、高への遷移（ｔ
ｒａｎｓｉｔｉｏｎ）に所望の立ち上がり時間を与える
。
キャパシタ２０７は高周波数スイッチ過渡現象（ｔｒａ
ｎｓｉｅｎｔｓ）を遮断する。この停止信号（ＳＴＯＰ
）は電源立上りの間、モード変更を防止する。ノーマル
（ＮＯＲＭＡＬ）への切換えは、ＳＰＤＴスイッチ２０
０をＮＯＲＭＡＬ位置にすることによって行なわれる。
ｎｓｉｅｎｔｓ）を遮断する。この停止信号（ＳＴＯＰ
）は電源立上りの間、モード変更を防止する。ノーマル
（ＮＯＲＭＡＬ）への切換えは、ＳＰＤＴスイッチ２０
０をＮＯＲＭＡＬ位置にすることによって行なわれる。
この信号は同様な態様でＮＡＮＤゲート２１０、ＡＮＤ
ゲート２１２及びインバ−夕２１４を介して伝播される
。プルアップ抵抗２０２，２０４及び２０６もまたｌｏ
ｏ０オ−ムである。ＮＯＲＭＡＬモードへの切換えは、
ィンバータ２１４がライン２７ｂに低を与えるようにさ
せる。第４図は、状態レジスタ（ＳＲＥＧ）２１の動作
を示す。
ゲート２１２及びインバ−夕２１４を介して伝播される
。プルアップ抵抗２０２，２０４及び２０６もまたｌｏ
ｏ０オ−ムである。ＮＯＲＭＡＬモードへの切換えは、
ィンバータ２１４がライン２７ｂに低を与えるようにさ
せる。第４図は、状態レジスタ（ＳＲＥＧ）２１の動作
を示す。
４ビット位置だけ（即ちビット位置か６，ぞ７，公８及
び〆９）が明瞭化のために示されている。
び〆９）が明瞭化のために示されている。
ＳＲＥＧ２１の残余のビット位置は本発明に関係のない
機能を果たす。ライン２７ａ及び２７ｂはＭＯＤＥ３１
から受信したモード変更信号（即ちライン２７ａ＝低つ
メインテナンス・モード；ライン２７ｂ＝低ｄノーマル
・モード）を移送する。フリップ・フロップ（Ｆ／Ｆ）
３０川ま現在のモードを実際に蓄積する（即ちＦ／Ｆ３
００セット〇メインテナンス・モード；Ｆ／Ｆ３００ク
リア。ノーマル・モード）。Ｆ／Ｆ３００がセットされ
ると、セット出力（ＳＥＴ）は高になる。Ｆ／Ｆ３００
がクリアされると、Ｓは低になる。Ｆ／Ｆ３００の出力
は、インバータ３０１によって反転されてゲート３０２
に与えられる。Ｆ／Ｆ３００がセットされ（即ちメイン
テナンス・モード）、ライン２５が高（即ちＡＲＥＧＩ
０４が第２図に示されているようにＸ７７７７７８の
アドレス・ワ−ドを含んでいる）であれば、ゲート３０
２の出力は高である。ゲート３０２の出力はインバータ
３０３によって反転されてゲート３０４への一入力とし
て与えられる。ＴＩＭＩＮＧ ＡＮＤＣＯＮＴＲＯＬ２
８からのライン３ ０が高であり、ィンバータ３０３の
出力が低く則ち、ゲート３０２の出力は高）である間、
ゲート３０４の出力は高であり、それはクロツク入力（
ＣＬＫ）及び５４ＳＩ７４タイプのモノリシツク装置で
ある４ビット・ラッチ（４−ＢＩＴＬＡＴＣＨ）３０５
に移送される。ライン２３の四本の導線の各々（即ちラ
イン２３ａ，２３ｂ，．２３ｃ及び２３ｄ）は、それに
対応するＤＲＥＧＩ０３のビット位置（即ちぞ６，ぞ？
，ぞ８又はぞ９）が２進の０を含んでいれば高であり、
ＤＲＥＧＩ０３の対応するビット位置が２進の１を含ん
でいれば低である。四つのィンバータ（即ち３０６，３
０７，３０８及び３０９）はライン２３の四本の導線上
の信号を反転して反転された信号をライン３１０，３１
１及び３１３を介して４−ＢＩＴＬＡＴＣＨ３０５に与
える。例えば、ＯＲＥＧＩ０３のビット位置ぞ６が２進
１を含んでいれば、インバータ３０６はライン２３ａを
介して低を受け取り、４一ＢＩＴＬＡＴＣＨ３０５の入
力Ａ仇こ高を供給する。同様に、ＤＲＥＧＩ０３のビッ
ト位置公７が２進の０を含んでいれば、ィンバータ３０
７はライン２３ｂを介して高を受信し、４−ＢＩＴＬＡ
ＴＣＨ３０５の入力ＡＩに低を供給給する。４−ＢＩＴ
ＬＡＴＣＨ３０５の出力はＱ中，Ｑ１，Ｑ２及びＱ３に
於ける補数出力である。
機能を果たす。ライン２７ａ及び２７ｂはＭＯＤＥ３１
から受信したモード変更信号（即ちライン２７ａ＝低つ
メインテナンス・モード；ライン２７ｂ＝低ｄノーマル
・モード）を移送する。フリップ・フロップ（Ｆ／Ｆ）
３０川ま現在のモードを実際に蓄積する（即ちＦ／Ｆ３
００セット〇メインテナンス・モード；Ｆ／Ｆ３００ク
リア。ノーマル・モード）。Ｆ／Ｆ３００がセットされ
ると、セット出力（ＳＥＴ）は高になる。Ｆ／Ｆ３００
がクリアされると、Ｓは低になる。Ｆ／Ｆ３００の出力
は、インバータ３０１によって反転されてゲート３０２
に与えられる。Ｆ／Ｆ３００がセットされ（即ちメイン
テナンス・モード）、ライン２５が高（即ちＡＲＥＧＩ
０４が第２図に示されているようにＸ７７７７７８の
アドレス・ワ−ドを含んでいる）であれば、ゲート３０
２の出力は高である。ゲート３０２の出力はインバータ
３０３によって反転されてゲート３０４への一入力とし
て与えられる。ＴＩＭＩＮＧ ＡＮＤＣＯＮＴＲＯＬ２
８からのライン３ ０が高であり、ィンバータ３０３の
出力が低く則ち、ゲート３０２の出力は高）である間、
ゲート３０４の出力は高であり、それはクロツク入力（
ＣＬＫ）及び５４ＳＩ７４タイプのモノリシツク装置で
ある４ビット・ラッチ（４−ＢＩＴＬＡＴＣＨ）３０５
に移送される。ライン２３の四本の導線の各々（即ちラ
イン２３ａ，２３ｂ，．２３ｃ及び２３ｄ）は、それに
対応するＤＲＥＧＩ０３のビット位置（即ちぞ６，ぞ？
，ぞ８又はぞ９）が２進の０を含んでいれば高であり、
ＤＲＥＧＩ０３の対応するビット位置が２進の１を含ん
でいれば低である。四つのィンバータ（即ち３０６，３
０７，３０８及び３０９）はライン２３の四本の導線上
の信号を反転して反転された信号をライン３１０，３１
１及び３１３を介して４−ＢＩＴＬＡＴＣＨ３０５に与
える。例えば、ＯＲＥＧＩ０３のビット位置ぞ６が２進
１を含んでいれば、インバータ３０６はライン２３ａを
介して低を受け取り、４一ＢＩＴＬＡＴＣＨ３０５の入
力Ａ仇こ高を供給する。同様に、ＤＲＥＧＩ０３のビッ
ト位置公７が２進の０を含んでいれば、ィンバータ３０
７はライン２３ｂを介して高を受信し、４−ＢＩＴＬＡ
ＴＣＨ３０５の入力ＡＩに低を供給給する。４−ＢＩＴ
ＬＡＴＣＨ３０５の出力はＱ中，Ｑ１，Ｑ２及びＱ３に
於ける補数出力である。
即ち４一ＢＩＴＬＡＴＣＨ３０５の全てのビット位置が
２進の０を含むならば、Ｑで，Ｑ１，Ｑ２及びＱ３は高
である。４一ＢＩＴＬＡＴＣＨ３０５の全てのビット位
置が２進の１を含むならば、Ｑ◇，Ｑ１，Ｑ２及びＱ３
は低である。
２進の０を含むならば、Ｑで，Ｑ１，Ｑ２及びＱ３は高
である。４一ＢＩＴＬＡＴＣＨ３０５の全てのビット位
置が２進の１を含むならば、Ｑ◇，Ｑ１，Ｑ２及びＱ３
は低である。
４一ＢＩＴＬＡＴＣＨ３０５のビット位置の状態は、ラ
イン３０４ａが高であるときにのみ変更される。
イン３０４ａが高であるときにのみ変更される。
ライン３０４ａが高であれば、４−ＢＩＴＬＡＴＣＨ３
０５の四ビットラツチ位置の状態は、ライン３１０，
３１１，３１２及び３１３によって決定される。例えば
、ライン３１０が高であり、ライン３０４ａが高であれ
ば、ビット位置〆６は２進の１を含むようになされ、ラ
イン３２ｂは低になる。同様に、ライン３１１が低であ
り、ライン３０４ａが高であれば、ビット位置ぞ７は２
進０を含むようになされて、ライン３２ｃは高になる。
ライン３２ｂ，３２ｃ，３２ｄ及び３２ｅは、夫々状態
レジスタのビット位置？６，ぞ７，ぞ８及びぞ９の補数
出力を含む。表Ａを参照されたい。状態レジスタの残余
の２８ビット位置（即ちグ〜公５及び汐ｏ〜ぞ１）の補
数出力はライン３２ａによって表わされている。表 Ａ 前述のように、第５ａ図は、メモリ・モジュール１１に
よって受信されたアドレス・ワードのフオーマットを与
えている。
０５の四ビットラツチ位置の状態は、ライン３１０，
３１１，３１２及び３１３によって決定される。例えば
、ライン３１０が高であり、ライン３０４ａが高であれ
ば、ビット位置〆６は２進の１を含むようになされ、ラ
イン３２ｂは低になる。同様に、ライン３１１が低であ
り、ライン３０４ａが高であれば、ビット位置ぞ７は２
進０を含むようになされて、ライン３２ｃは高になる。
ライン３２ｂ，３２ｃ，３２ｄ及び３２ｅは、夫々状態
レジスタのビット位置？６，ぞ７，ぞ８及びぞ９の補数
出力を含む。表Ａを参照されたい。状態レジスタの残余
の２８ビット位置（即ちグ〜公５及び汐ｏ〜ぞ１）の補
数出力はライン３２ａによって表わされている。表 Ａ 前述のように、第５ａ図は、メモリ・モジュール１１に
よって受信されたアドレス・ワードのフオーマットを与
えている。
これもまた先に述べたように、メモリ・アレイ２２は３
ビットと共に７ビットＲＯＷアドレスの表示を要求し、
ＡＲＲＡＹフィールドと共に７ビットＣＯＬＵＭＮアド
レスの表示を次いで受け取ってそのチップ・グループ（
即ちＡＲＲＡＹフィールド）を選択する。このような理
由から二つの閉鎖ループ・アドレス・モードは規定され
る。第５ｂ図は、状態レジスタの〆６ビット位置がセッ
トれているとき（即ち２進の１を含む）ＣＰＵに返戻さ
れた閉鎖ループＲＯＷアドレスのフオーマットを示す。
第５ｃ図は、状態レジスタの〆７ビット位置がセットさ
れているときＣＰＵＩＯ‘こ返戻された閉鎖ループＣＯ
ＬＵＭＮアドレスのフオーマツトを示す。ビット公６と
〆７の両者がセットされるモードは不確定であり、更に
説明しない。第５ ｄ図は論取り選択回路（ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ）１ ０９の詳細を示す。
ビットと共に７ビットＲＯＷアドレスの表示を要求し、
ＡＲＲＡＹフィールドと共に７ビットＣＯＬＵＭＮアド
レスの表示を次いで受け取ってそのチップ・グループ（
即ちＡＲＲＡＹフィールド）を選択する。このような理
由から二つの閉鎖ループ・アドレス・モードは規定され
る。第５ｂ図は、状態レジスタの〆６ビット位置がセッ
トれているとき（即ち２進の１を含む）ＣＰＵに返戻さ
れた閉鎖ループＲＯＷアドレスのフオーマットを示す。
第５ｃ図は、状態レジスタの〆７ビット位置がセットさ
れているときＣＰＵＩＯ‘こ返戻された閉鎖ループＣＯ
ＬＵＭＮアドレスのフオーマツトを示す。ビット公６と
〆７の両者がセットされるモードは不確定であり、更に
説明しない。第５ ｄ図は論取り選択回路（ＲＥＡＤ ＳＥＬＥＣＴＩＯＮ）１ ０９の詳細を示す。
四つのマルチプレクサが示されている（即ちＡＭＵＸ４
００，ＥＭＵＸ４０ １，ＲＭＵＸ４０４及びＳＭＵＸ
４０２）。標準的なモノリシック部品５４ＳＩ５８が用
いられ、それらは四つの信号の二つのグループの内の一
つの選択を与える。図示された四つのマルチブレクサの
各々は、取り扱われるべき信号の数に関して必要なだけ
の数の５４ＳＩ５雛度贋を用いている。四つのマルチプ
レクサの各々は、二つのデータ・ストリーム、−‐つの
データ・ストリームの出力、一つのセレクタ及び一つの
可能化回路からの入力を有する。表Ｂは各マルチプレク
サに対する接続を示す。接地された可能化回路は、該装
置をしていつでも可能化されるようにさせている。マル
チプレクサ可能化回路（ＭＵＸＥＮ）４０３はＥＭＵＸ
４０１，ＲＭＵＸ４０４及びＳＭＵＸ４０２に制御信号
を与える。ＡＧＡＴＥ４０５はライン４１５及び４１７
からの二つのデータ・ストリームをアンドして、ライン
１１１に於て一つのデータ・ストリームを与える。表
Ｂ ＡＭＵＸ４００は、ＲＯＷ又はＣＯＬＵＭＮアドレス・
フオーマットを選択する。
００，ＥＭＵＸ４０ １，ＲＭＵＸ４０４及びＳＭＵＸ
４０２）。標準的なモノリシック部品５４ＳＩ５８が用
いられ、それらは四つの信号の二つのグループの内の一
つの選択を与える。図示された四つのマルチブレクサの
各々は、取り扱われるべき信号の数に関して必要なだけ
の数の５４ＳＩ５雛度贋を用いている。四つのマルチプ
レクサの各々は、二つのデータ・ストリーム、−‐つの
データ・ストリームの出力、一つのセレクタ及び一つの
可能化回路からの入力を有する。表Ｂは各マルチプレク
サに対する接続を示す。接地された可能化回路は、該装
置をしていつでも可能化されるようにさせている。マル
チプレクサ可能化回路（ＭＵＸＥＮ）４０３はＥＭＵＸ
４０１，ＲＭＵＸ４０４及びＳＭＵＸ４０２に制御信号
を与える。ＡＧＡＴＥ４０５はライン４１５及び４１７
からの二つのデータ・ストリームをアンドして、ライン
１１１に於て一つのデータ・ストリームを与える。表
Ｂ ＡＭＵＸ４００は、ＲＯＷ又はＣＯＬＵＭＮアドレス・
フオーマットを選択する。
ＡＭＵＸ４００は第５ａ図に示されたフオーマットのア
ドレス、即ちライン１１２ａ上にビット〆（Ｕ／Ｌ）を
、ライン１ １ ２ｂ上にビットぞ〜２７（ＲＯＷアド
レス）を、ライン１１２ｃ上にビットぞ〜ぞ４（ＣＯＬ
ＵＭ皿アドレス）を、そしてライン１ １２ｄ上にビッ
ト〆５〜？７（ＡＲＲＡＹフィールド）を堤供されてい
る。ＡＭＵＸ４００は、ＴＩＭＩＮＧＡＮＤＣＯＮＴＲ
ＯＬ２８からのライン２９ｅ２が低であれば、ライン４
１０上にＲＯＷアドレス（第５ｂ図参照）を与え、ＴＩ
ＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８からのライン２９ｅ
２が高であればライン４１０上にＣＯＬＵＭＮアドレス
（第５ｃ図参照）を与える。ＲＯＷアドレスを選択する
かＣＯＬＵＭＮアドレスを選択するかは、メモリ・アレ
イ２２のノーマル・アクセスの間、ライン２９ｅ２の状
態が動的（即ちライン２９ｅ２が状態を変える）である
か否かに基づいている。この回路は本発明には関係がな
いので示されていないが、ＳＲＥＧ２１のビット位置ぞ
６がセットされていればライン２９ｅ２は恒常的に低で
あり、ＳＲＥＧ２１のビット位置２７がセットされてい
れば、高である。（両ビットがクリアされたときメモリ
・アレイ２２のノーマルアクセスであり、両ビットがセ
ットであるときは禾確定であることに留意されたい。）
ＥＭＵＸ４０１は、ライン４１１を介して８ビット・ェ
フー・ロッグ・データを受信するか、又はライン４１０
を介してアドレス（ＲＯＷ又はＣＯＬＵＭＮ）を受信し
、ＭＵＸＥＮ４０３からのライン４１２の状態に基づい
て、ライン４１３を介してＳＭＵＸ４０２への移送のた
め一方又は他方を選択する。
ドレス、即ちライン１１２ａ上にビット〆（Ｕ／Ｌ）を
、ライン１ １ ２ｂ上にビットぞ〜２７（ＲＯＷアド
レス）を、ライン１１２ｃ上にビットぞ〜ぞ４（ＣＯＬ
ＵＭ皿アドレス）を、そしてライン１ １２ｄ上にビッ
ト〆５〜？７（ＡＲＲＡＹフィールド）を堤供されてい
る。ＡＭＵＸ４００は、ＴＩＭＩＮＧＡＮＤＣＯＮＴＲ
ＯＬ２８からのライン２９ｅ２が低であれば、ライン４
１０上にＲＯＷアドレス（第５ｂ図参照）を与え、ＴＩ
ＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８からのライン２９ｅ
２が高であればライン４１０上にＣＯＬＵＭＮアドレス
（第５ｃ図参照）を与える。ＲＯＷアドレスを選択する
かＣＯＬＵＭＮアドレスを選択するかは、メモリ・アレ
イ２２のノーマル・アクセスの間、ライン２９ｅ２の状
態が動的（即ちライン２９ｅ２が状態を変える）である
か否かに基づいている。この回路は本発明には関係がな
いので示されていないが、ＳＲＥＧ２１のビット位置ぞ
６がセットされていればライン２９ｅ２は恒常的に低で
あり、ＳＲＥＧ２１のビット位置２７がセットされてい
れば、高である。（両ビットがクリアされたときメモリ
・アレイ２２のノーマルアクセスであり、両ビットがセ
ットであるときは禾確定であることに留意されたい。）
ＥＭＵＸ４０１は、ライン４１１を介して８ビット・ェ
フー・ロッグ・データを受信するか、又はライン４１０
を介してアドレス（ＲＯＷ又はＣＯＬＵＭＮ）を受信し
、ＭＵＸＥＮ４０３からのライン４１２の状態に基づい
て、ライン４１３を介してＳＭＵＸ４０２への移送のた
め一方又は他方を選択する。
ライン４１２が低であれば、アドレス．データが選択さ
れる。８ビット・ェフー・ロッグ・データが選択される
ならば、１１ビット・ライン４１３を介して移送された
残余の３ビットは２進の１である。
れる。８ビット・ェフー・ロッグ・データが選択される
ならば、１１ビット・ライン４１３を介して移送された
残余の３ビットは２進の１である。
ライン４１２の状態を決定する回路は後に説明される。
ＳＭＵＸ４０２は、ライン３３の状態に基づいて、ライ
ン３２を介して受信されたＳＲＥＧ２１の３２ビット内
容か、又はライン４１３を介して受信された１１ビット
・ワードかを選択する。
ＳＭＵＸ４０２は、ライン３３の状態に基づいて、ライ
ン３２を介して受信されたＳＲＥＧ２１の３２ビット内
容か、又はライン４１３を介して受信された１１ビット
・ワードかを選択する。
ライン３３が低であれば、ＳＭＵＸ４０２はＳＲＥＧ２
１の３２ビット内容を選択する。ライン３３が高であれ
ば、ＳＮｍＸ４０２はライン４１３を介して受信された
１１ビット・ワードを選択される。ライン３３の状態は
、上に説明したようにＡＮＤゲート３０２（第４図参照
）によって決定される。ライン４１６はＳＭＵＸ４０２
の可能化入力に接続されている。ライン４１６が低であ
れば、ＳＭＵＸ４０２は出力のために可能化される。ラ
イン４１６が高であれば、ＳＭＵＸ４０２は不能化され
て、ライン４１５の３２本の全ての導線は高である。ラ
イン３３が高であり、ライン４１３を介して受信された
１１ビット・ワードが選択されるならば、ビット〆１〜
界は高である（第５ｂ及び第５ｃ図をも参照）。ＲＭＵ
Ｘ４０４は、アドレス・ワードのビットグに基づいて、
上方／下方選択を遂行するのに用いられる。
１の３２ビット内容を選択する。ライン３３が高であれ
ば、ＳＮｍＸ４０２はライン４１３を介して受信された
１１ビット・ワードを選択される。ライン３３の状態は
、上に説明したようにＡＮＤゲート３０２（第４図参照
）によって決定される。ライン４１６はＳＭＵＸ４０２
の可能化入力に接続されている。ライン４１６が低であ
れば、ＳＭＵＸ４０２は出力のために可能化される。ラ
イン４１６が高であれば、ＳＭＵＸ４０２は不能化され
て、ライン４１５の３２本の全ての導線は高である。ラ
イン３３が高であり、ライン４１３を介して受信された
１１ビット・ワードが選択されるならば、ビット〆１〜
界は高である（第５ｂ及び第５ｃ図をも参照）。ＲＭＵ
Ｘ４０４は、アドレス・ワードのビットグに基づいて、
上方／下方選択を遂行するのに用いられる。
ライン２４ａ及びライン２４ｂは、上方及び下方３２ビ
ットを夫々移送する。ライン１１２ａは、アドレス・ワ
ードのビット〆を移送する。ィンバータ４０６はライン
１１２ａｌの状態を反転して、ＲＭＵＸ４０４の選択入
力に、ライン４１９を介して与える。ライン４１ ８は
、ＭＵＸＥＮ４０３から受信されたＲＭＵＸ４０４への
可能化入力である。ライン４１８が低であれば、ＲＭＵ
Ｘ４０４は、ライン２４ａ及び２４ｂを介して受信した
上方又は下方３２ビットを、ライン４１９によって選択
された如くにライン４１７に移送する。ライン４１８が
高であれば、ＲＭＵＸ４０４はライン４１７の３２本の
全ての導線をして高にさせる。第６図は、ＡＧＡＴＥ４
０５に於ける回路を示す。
ットを夫々移送する。ライン１１２ａは、アドレス・ワ
ードのビット〆を移送する。ィンバータ４０６はライン
１１２ａｌの状態を反転して、ＲＭＵＸ４０４の選択入
力に、ライン４１９を介して与える。ライン４１ ８は
、ＭＵＸＥＮ４０３から受信されたＲＭＵＸ４０４への
可能化入力である。ライン４１８が低であれば、ＲＭＵ
Ｘ４０４は、ライン２４ａ及び２４ｂを介して受信した
上方又は下方３２ビットを、ライン４１９によって選択
された如くにライン４１７に移送する。ライン４１８が
高であれば、ＲＭＵＸ４０４はライン４１７の３２本の
全ての導線をして高にさせる。第６図は、ＡＧＡＴＥ４
０５に於ける回路を示す。
ＡＮＤゲート５００〜５３１はライン４１５及び５１７
から受信された二つの３２ビット・データ・ストリーム
を結合して、単一の３２ビット・データ・ストリームに
与え、それはライン１１１を介してＤＲＩＶＥＲＳＡＮ
ＤＲＥＣＥＩＶＥＲＳＩ０５に移送される。後述のよう
に、ＳＭＵＸ４０２及びＲＭＵＸ４０４は同時に両者が
可能化され得ない。従って、ライン４１５又は４１７の
何れかの３２本の全ての導線は全て１でなければならな
い。第７図は、ＭＵＸＥＮ４０３の回路を示す。ライン
４１２は、ライン３２ｅが低であり、ライン３３ａｌが
低であれば、高となり、ＥＭＵＸ４０１に於てエラー・
ロック・データを選択する（第５ｄ図をも参照）。ライ
ン３２ｅ又はライン３３ａｌの何れかが高であれば、ラ
イン４１２は低であり、アドレス・データを選択する。
ＳＲＥＧ２１に於てビットぞ９がセットされていれば（
第４図参照）、ライン３２ｃは低であり、そしてＳＲＥ
Ｇ２１がアドレスされていなければ（第４図をも参照）
、ライン３３ａｌ（即ち３３及び３３ａ）は低である。
ライン４ １ ６は、それが低であればＳＭＵＸ４０２
を可能化し、それが高であればＳＭＵＸ４０２を不能化
する。
から受信された二つの３２ビット・データ・ストリーム
を結合して、単一の３２ビット・データ・ストリームに
与え、それはライン１１１を介してＤＲＩＶＥＲＳＡＮ
ＤＲＥＣＥＩＶＥＲＳＩ０５に移送される。後述のよう
に、ＳＭＵＸ４０２及びＲＭＵＸ４０４は同時に両者が
可能化され得ない。従って、ライン４１５又は４１７の
何れかの３２本の全ての導線は全て１でなければならな
い。第７図は、ＭＵＸＥＮ４０３の回路を示す。ライン
４１２は、ライン３２ｅが低であり、ライン３３ａｌが
低であれば、高となり、ＥＭＵＸ４０１に於てエラー・
ロック・データを選択する（第５ｄ図をも参照）。ライ
ン３２ｅ又はライン３３ａｌの何れかが高であれば、ラ
イン４１２は低であり、アドレス・データを選択する。
ＳＲＥＧ２１に於てビットぞ９がセットされていれば（
第４図参照）、ライン３２ｃは低であり、そしてＳＲＥ
Ｇ２１がアドレスされていなければ（第４図をも参照）
、ライン３３ａｌ（即ち３３及び３３ａ）は低である。
ライン４ １ ６は、それが低であればＳＭＵＸ４０２
を可能化し、それが高であればＳＭＵＸ４０２を不能化
する。
ＯＲゲート６０５は、ライン３３ａ２が低であるか（即
ちＳＲＥＧ２１が上述の如くアドレスされていない）、
ライン３２ｅが低であるか（即ちＳＲＥＧ２１のビット
〆９がセットされている）、又はビット〆６（ＲＯＷア
ドレス）がビット〆７（ＣＯＬＵＭＮアドレス）かの何
れかがセットされて、ＳＲＥＧ２１がアドレスされてい
ないか（即ちライン３３ａ４は低である）、の何れかの
ときライン４１６を低にさせる（ＳＭＵＸ４０２を可能
化させる）。エフー・ロツグ・データがＥＭＵＸ４０１
によって選択されず（即ちライン４１２は低である）、
ＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８がライン２９ｅ
ｌを高にさせてＭＥＭＯＲＹＡＲＲＡＹ２２からの議取
りに影響を与えるか、或いは、ＳＲＥＧ２１のビット公
８がセットされてＳＲＥＧ２１がアドレスされていない
かの何れかの場合に、ライン４１８は低になり、ＲＭＵ
Ｘ４０４を可能化させる。
ちＳＲＥＧ２１が上述の如くアドレスされていない）、
ライン３２ｅが低であるか（即ちＳＲＥＧ２１のビット
〆９がセットされている）、又はビット〆６（ＲＯＷア
ドレス）がビット〆７（ＣＯＬＵＭＮアドレス）かの何
れかがセットされて、ＳＲＥＧ２１がアドレスされてい
ないか（即ちライン３３ａ４は低である）、の何れかの
ときライン４１６を低にさせる（ＳＭＵＸ４０２を可能
化させる）。エフー・ロツグ・データがＥＭＵＸ４０１
によって選択されず（即ちライン４１２は低である）、
ＴＩＭＩＮＧＡＮＤＣＯＮＴＲＯＬ２８がライン２９ｅ
ｌを高にさせてＭＥＭＯＲＹＡＲＲＡＹ２２からの議取
りに影響を与えるか、或いは、ＳＲＥＧ２１のビット公
８がセットされてＳＲＥＧ２１がアドレスされていない
かの何れかの場合に、ライン４１８は低になり、ＲＭＵ
Ｘ４０４を可能化させる。
ＲＭＵＸ４０４と関連する回路との説明が完全にするた
めに示されているが、本発明にそれが必要であるからで
はない。本発明を実施するのに用いられる論理装置は全
て一般のショットキー又は低パワー・ショットキー装置
である。第８図は、ＳＲＥＧ２１のビット位置の一つ（
即ち亥６又はぞ７）を２進の１にセットして、閉鎖ルー
プＲＯＷアドレス又はＣＯＬＵＭＮアドレスを返戻させ
るのに必要なキー信号の相対的なタイミングを示す。
めに示されているが、本発明にそれが必要であるからで
はない。本発明を実施するのに用いられる論理装置は全
て一般のショットキー又は低パワー・ショットキー装置
である。第８図は、ＳＲＥＧ２１のビット位置の一つ（
即ち亥６又はぞ７）を２進の１にセットして、閉鎖ルー
プＲＯＷアドレス又はＣＯＬＵＭＮアドレスを返戻させ
るのに必要なキー信号の相対的なタイミングを示す。
ライン１２は、一つのアドレス・ワード及び一つの８，
１６又は３２ビット・データ・ワードとして移送された
ＣＰＵＩＯからのデータを含んでいる。ライン１１３は
、アクセス・リクエストと書込みコマンドの存在を示す
。ライン２９ａはアドレス・ワード・サイクル（ＡＣＹ
ＣＬＥ）とデータ・ワード・サイクル（ＷＣＹＣＬＥ）
のタイミングを示し、ゲート信号はライン２９ｂを介し
てＤＭＵＸＩ０２へタイミング及び制御２８によって供
給されて、アドレス・ワードをＡＲＥＧＩ０４（即ちＧ
ＡＴＥ Ａ）にゲートし、そしてデータ・ワードをＤＲ
ＥＧＩ ０３（即ちＧＡＴＥ Ｄ）へゲートする。タイ
ミング及び制御２８は、ライン２９ｃを介してＥＮＡＢ
ＬＥ Ａを移送して、アドレス決定結果（即ちＡＲＥＧ
Ｉ ０４がＸ７７７７７８を含む）をライン２５に対し
て可能化する。ライン１２０，Ｉ２１及び１２２は、ア
ドレス・ワードとデータ・ワードを導通させる。優先回
路１００は、可能な８箇のインタフェイスの何れをライ
ン１２６を介して選択するかをＭＵＸＩＯＩに通知する
。第９図は、閉鎖ループＲＯＷアドレスのタイミングを
示す。ライン１ ２は、先づＣＰＵＩ ＯからＭ旧ＭＯ
ＲＹＩ Ｉに移送されるアドレス（第５ａ図参照）を含
み、しかる後、ＭＥＭＯＲＹＩＩからＣＰＵＩＯへ移送
されるＲＯＷＡＤＤＲＥＳＳ（第５ｂ図参照）を含む。
ＲＥＱＵＥＳＴ信号は、ライン１１ ２を介してＤＲＩ
ＶＥＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ ０５から優先回
路１００へ移送される。アドレスと読取りサイクルを示
す信号は、ライン２９ａを介して移送される。ライン２
９ｂは前記同様アドレスをゲートする。ライン１１２は
残余の時間の間、アドレス・ワードを含む。ライン３２
ｂは低であって、ＳＲＥＧ２ １のビット公６がセット
される。（即ちＲＯＷアドレス）ことを示す。ライン３
２ｃ，３２ｄ及び３２ｅは低であり、ＳＲＥＧ２１のビ
ットぞ７，メ８，及び〆９がクリアであることを示す。
ラ イン ２ ９ ｄ はＤＲＩＶＥＲＳ ＡＮＤＲＥ
ＣＥＩＶＥＲＳＩ０５を可能化して、ライン１１１から
受信したデータをライン１２に与える。ライン２９ｅｌ
は低であって、ＭＥＭＯＲＹＡＲＲＡＹ２２へのアクセ
スが行なわれていないことを示す。ライン２９ｅ２は低
であって、ＲＯＷアドレス選択（即ちＳＲＥＧ２１のビ
ットぞ６がセットされる）を示す。第９ｂ図は、閉鎖ル
ープＣＯＬＵＭＮアドレスのタイミングを示す。
１６又は３２ビット・データ・ワードとして移送された
ＣＰＵＩＯからのデータを含んでいる。ライン１１３は
、アクセス・リクエストと書込みコマンドの存在を示す
。ライン２９ａはアドレス・ワード・サイクル（ＡＣＹ
ＣＬＥ）とデータ・ワード・サイクル（ＷＣＹＣＬＥ）
のタイミングを示し、ゲート信号はライン２９ｂを介し
てＤＭＵＸＩ０２へタイミング及び制御２８によって供
給されて、アドレス・ワードをＡＲＥＧＩ０４（即ちＧ
ＡＴＥ Ａ）にゲートし、そしてデータ・ワードをＤＲ
ＥＧＩ ０３（即ちＧＡＴＥ Ｄ）へゲートする。タイ
ミング及び制御２８は、ライン２９ｃを介してＥＮＡＢ
ＬＥ Ａを移送して、アドレス決定結果（即ちＡＲＥＧ
Ｉ ０４がＸ７７７７７８を含む）をライン２５に対し
て可能化する。ライン１２０，Ｉ２１及び１２２は、ア
ドレス・ワードとデータ・ワードを導通させる。優先回
路１００は、可能な８箇のインタフェイスの何れをライ
ン１２６を介して選択するかをＭＵＸＩＯＩに通知する
。第９図は、閉鎖ループＲＯＷアドレスのタイミングを
示す。ライン１ ２は、先づＣＰＵＩ ＯからＭ旧ＭＯ
ＲＹＩ Ｉに移送されるアドレス（第５ａ図参照）を含
み、しかる後、ＭＥＭＯＲＹＩＩからＣＰＵＩＯへ移送
されるＲＯＷＡＤＤＲＥＳＳ（第５ｂ図参照）を含む。
ＲＥＱＵＥＳＴ信号は、ライン１１ ２を介してＤＲＩ
ＶＥＲＳＡＮＤＲＥＣＥＩＶＥＲＳＩ ０５から優先回
路１００へ移送される。アドレスと読取りサイクルを示
す信号は、ライン２９ａを介して移送される。ライン２
９ｂは前記同様アドレスをゲートする。ライン１１２は
残余の時間の間、アドレス・ワードを含む。ライン３２
ｂは低であって、ＳＲＥＧ２ １のビット公６がセット
される。（即ちＲＯＷアドレス）ことを示す。ライン３
２ｃ，３２ｄ及び３２ｅは低であり、ＳＲＥＧ２１のビ
ットぞ７，メ８，及び〆９がクリアであることを示す。
ラ イン ２ ９ ｄ はＤＲＩＶＥＲＳ ＡＮＤＲＥ
ＣＥＩＶＥＲＳＩ０５を可能化して、ライン１１１から
受信したデータをライン１２に与える。ライン２９ｅｌ
は低であって、ＭＥＭＯＲＹＡＲＲＡＹ２２へのアクセ
スが行なわれていないことを示す。ライン２９ｅ２は低
であって、ＲＯＷアドレス選択（即ちＳＲＥＧ２１のビ
ットぞ６がセットされる）を示す。第９ｂ図は、閉鎖ル
ープＣＯＬＵＭＮアドレスのタイミングを示す。
ライン３２ｂが高であってＳＲＥＧ２１のビットぞ６が
クリアを示しており、ライン３２ｃが低であって、ＳＲ
ＥＧ２１のビット〆７がセットされることを示しており
、ライン２９ｅ２が高であって、ＣＯＬＵＭＮアドレス
選択（即ちＳＲＥＧ２１のビット公７がセットされる）
を示している外は、閉鎖ループＲＯＷアドレス（第９ａ
図）と同じである。
クリアを示しており、ライン３２ｃが低であって、ＳＲ
ＥＧ２１のビット〆７がセットされることを示しており
、ライン２９ｅ２が高であって、ＣＯＬＵＭＮアドレス
選択（即ちＳＲＥＧ２１のビット公７がセットされる）
を示している外は、閉鎖ループＲＯＷアドレス（第９ａ
図）と同じである。
第１図は、メモリ・モジュール（ＭＥＭＯＲＹ）１１を
有するコンピュータとその主構成要素を示す。 第２図は、ィソタフェィス回路（ｍＴＥＲＦＡＣＥ）２
０の詳細図である。 第３図は、手動モード変更の能力を与える回路を示す。
第４図は、閉鎖ループ・アドレスに用いられる状態レジ
スタ回路を示す。第５ａ図はアドレスのフオーマットを
示す。第５ｂ図は返戻されたＲＯＷアドレスのフオーマ
ツトである。第５ｃ図は、返戻されたコラム・アドレス
のフオーマットである。第５ｄ図は、議取り選択回路（
ＲＥＡＤＳＥＬＥＣＴＩＯＮ）１０９の詳細な動作を示
す。 第６図は、ＡＮＤゲート回路（ＡＧＡＴＥ）４０５がど
のように結線されているかを示す。第７図は、マルチプ
レクサ可能化回路（ＭＵＸＥＮ）４０３を示す。第８図
は、状態レジスタへの書込みの相対的タイミングを示す
。第９ａ図は、閉鎖ループ・ロウ・アドレス（ｃｌｏｓ
ｅｄ ｌｏｏｐ ｒｏｗａｄｄｒｅｓｓ）の相対的なタ
イミングを示す。第９ｂ図は、閉鎖ループ・コラム・ア
ドレスの相対的タイミングを示す。符号の説明、１０：
中央処理ユニット （ＣＰＵ）、１ １：メモリ・モジュール（ＭＥＭＯＲ
Ｙ）、２ ０：イン タ フ エイス（ＩＮＴＥＲＦＡ
ＣＥ）、２ １ ：状態レ ジ ス タ（ＳＲＥＧ）、
２２：メモリ・アレイ（ＭＥＭＯＲＹＡＲＲＡＹ）、２
８：タイミング及び制御（ＴＩＭＩＮＧＡＮＤＣＯＮＴ
ＲＯＬ）、３ １：手動モード変更スイッチ手段（ＭＯ
ＤＥ）、１ ０ ０：優先回路（ＰＲＩＯＲＩＴＹ）、
１ ０ １：マルチプレクサ（ＭＵＸ）、１ ０２：デ
マルチプレクサ（ＤＭＵＸ）、１０３：データ・レジス
タ（ＤＲＥＧ）、１０４：アドレス・レジスタ（ＡＲＥ
Ｇ）、１ ０５：ドライバ 及 び レ シ ー バ（
ＤＲＩＶＥＲＳ ＡＮＤＲＥＣＥＩＶＥＲＳ）、１
０ ９：講取り選択（ＲＥＡＤＳＥＬＥＣＴＩＯＮ）、
２００：手動モード変更スイッチ（単極双役スイッチ）
、２０１，２０２，２０３，２０４，２０５，２０６：
１０００オームのプルアップ抵抗、３００：フリップフ
ロップ（Ｆ／Ｆ）、３ ０５：４ビット・ラツチ（４一
ＢＩＴＬＡＴＣＨ）、４００，４０ １，４０２，４０
４：マルチブレクサ（ＡＭＵＸ，ＥＭＵＸ，ＳＭＵＸ，
ＲＭＵＸ）、４０３：マルチプレクサ可能化回路（ＭＵ
ＸＥＮ ）、 ５ ０ ５ ：ア ン ドゲ ー ト（
ＡＧＡＴＥ）。 ＦＩＧ．５ａ ＦＩＧ．５ｂ ＦＩＧ．６ ＦＩＧ．ｌ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５Ｃ Ｆ・Ｇ．５ｄ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．９ａ ＦＩＧ．９ｂ
有するコンピュータとその主構成要素を示す。 第２図は、ィソタフェィス回路（ｍＴＥＲＦＡＣＥ）２
０の詳細図である。 第３図は、手動モード変更の能力を与える回路を示す。
第４図は、閉鎖ループ・アドレスに用いられる状態レジ
スタ回路を示す。第５ａ図はアドレスのフオーマットを
示す。第５ｂ図は返戻されたＲＯＷアドレスのフオーマ
ツトである。第５ｃ図は、返戻されたコラム・アドレス
のフオーマットである。第５ｄ図は、議取り選択回路（
ＲＥＡＤＳＥＬＥＣＴＩＯＮ）１０９の詳細な動作を示
す。 第６図は、ＡＮＤゲート回路（ＡＧＡＴＥ）４０５がど
のように結線されているかを示す。第７図は、マルチプ
レクサ可能化回路（ＭＵＸＥＮ）４０３を示す。第８図
は、状態レジスタへの書込みの相対的タイミングを示す
。第９ａ図は、閉鎖ループ・ロウ・アドレス（ｃｌｏｓ
ｅｄ ｌｏｏｐ ｒｏｗａｄｄｒｅｓｓ）の相対的なタ
イミングを示す。第９ｂ図は、閉鎖ループ・コラム・ア
ドレスの相対的タイミングを示す。符号の説明、１０：
中央処理ユニット （ＣＰＵ）、１ １：メモリ・モジュール（ＭＥＭＯＲ
Ｙ）、２ ０：イン タ フ エイス（ＩＮＴＥＲＦＡ
ＣＥ）、２ １ ：状態レ ジ ス タ（ＳＲＥＧ）、
２２：メモリ・アレイ（ＭＥＭＯＲＹＡＲＲＡＹ）、２
８：タイミング及び制御（ＴＩＭＩＮＧＡＮＤＣＯＮＴ
ＲＯＬ）、３ １：手動モード変更スイッチ手段（ＭＯ
ＤＥ）、１ ０ ０：優先回路（ＰＲＩＯＲＩＴＹ）、
１ ０ １：マルチプレクサ（ＭＵＸ）、１ ０２：デ
マルチプレクサ（ＤＭＵＸ）、１０３：データ・レジス
タ（ＤＲＥＧ）、１０４：アドレス・レジスタ（ＡＲＥ
Ｇ）、１ ０５：ドライバ 及 び レ シ ー バ（
ＤＲＩＶＥＲＳ ＡＮＤＲＥＣＥＩＶＥＲＳ）、１
０ ９：講取り選択（ＲＥＡＤＳＥＬＥＣＴＩＯＮ）、
２００：手動モード変更スイッチ（単極双役スイッチ）
、２０１，２０２，２０３，２０４，２０５，２０６：
１０００オームのプルアップ抵抗、３００：フリップフ
ロップ（Ｆ／Ｆ）、３ ０５：４ビット・ラツチ（４一
ＢＩＴＬＡＴＣＨ）、４００，４０ １，４０２，４０
４：マルチブレクサ（ＡＭＵＸ，ＥＭＵＸ，ＳＭＵＸ，
ＲＭＵＸ）、４０３：マルチプレクサ可能化回路（ＭＵ
ＸＥＮ ）、 ５ ０ ５ ：ア ン ドゲ ー ト（
ＡＧＡＴＥ）。 ＦＩＧ．５ａ ＦＩＧ．５ｂ ＦＩＧ．６ ＦＩＧ．ｌ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５Ｃ Ｆ・Ｇ．５ｄ ＦＩＧ．７ ＦＩＧ．８ ＦＩＧ．９ａ ＦＩＧ．９ｂ
Claims (1)
- 【特許請求の範囲】 １ 一連のソフトウエアインストラクシヨンの実行を介
してプログラム制御可能な中央処理ユニツト、およびア
ドレス制御回路によりアドレス指定可能な複数の位置を
有するメモリモジユールが設けられており、その際読取
りまたは書込みのためアドレス可能な複数の位置のうち
１つを特定するアドレスをアドレス制御回路に転送する
ことにより、中央処理ユニツトは、アドレス可能な複数
の位置のうち少なくとも１つから読取りまたはここへの
書込みを行うことができる計算機において、中央処理ユ
ニツトに応答して、中央処理ユニツトがアドレス制御回
路をテストしていることを記録する手段、および中央処
理ユニツトがアドレス制御回路をテストしていることが
記録手段によつて表示された場合、アドレス制御回路、
中央処理ユニツトおよび記録手段に応答して、アドレス
制御回路に転送されたアドレスを中央処理ユニツトに転
送する手段を有することを特徴とする、中央処理ユニツ
トによりアドレス制御回路をテストするシステム。 ２ 記録手段が、一連のソフトウエアインストラクシヨ
ンのうち１つの実行を介して中央処理ユニツトにより変
更可能な内容を含んだ状態レジスタを有する、特許請求
の範囲第１項記載のシステム。 ３ 一連のソフトウエアインストラクシヨンの実行を介
してプログラム制御可能な中央処理ユニツト、およびア
ドレス制御回路によりアドレス指定可能な複数の位置を
有するメモリモジユールが設けられており、その際読取
りまたは書込みのためアドレス可能な複数の位置のうち
１つを特定するアドレスをアドレス制御回路に転送しか
つアドレスにより特定されたアドレス可能な複数の位置
のうち１つから読取りかまたはここへの書込みかを表示
するためにこのアドレスに相当するリクエスト信号をメ
モリモジユールに転送することにより、中央処理ユニツ
トは、アドレス可能な複数の位置のうち１つからの読取
りまたはここへ書込みを行うことができる計算機におい
て、中央処理ユニツトに応答して、中央処理ユニツトが
アドレス制御回路をテストしていることを記録する手段
、および中央処理ユニツトがアドレス制御回路をテスト
していることが記録手段によつて表示された場合、かつ
アドレス可能な複数の位置のうち１つから読出しを行う
べきことがアドレスに相当するリクエスト信号によつて
表示された場合、アドレス制御回路、中央処理ユニツト
および記録手段に応答して、アドレス制御回路に転送さ
れたアドレスを中央処理ユニツトに転送する手段を有す
ることを特徴とする、中央処理ユニツトによりアドレス
制御回路をテストするシステム。 ４ 記録手段が、一連のソフトウエアインストラクシヨ
ンのうちの１つの実行を介して中央処理ユニツトにより
変更可能な内容を含んだ状態レジスタを有する、特許請
求の範囲第３項記載のシステム。 ５ メモリモジユールが、記録手段およびアドレス制御
回路に応答してオペレータによりメインテナンスモード
を手動選択できる手段を有する、特許請求の範囲第３項
記載のシステム。 ６ 記録手段は、オペレータがメインテナンスモードを
手動選択したことが手動選択手段によつて表示された場
合常に一連のソフトウエアインストラクシヨンのうち１
つの実行を介して中央処理ユニツトにより変更可能な内
容を含んだ状態レジスタを有する、特許請求の範囲第５
項記載のシステム。 ７ 記録手段は、オペレータがメインテナンスモードを
手動選択したことが手動選択手段によつて表示された場
合常に、アドレス制御回路に所定のアドレスを転送しか
つ状態レジスタへの書込みを表わす所定のアドレスに相
当するリクエスト信号を転送することによつて、中央処
理ユニツトにより書込み可能な状態レジスタを有する、
特許請求の範囲第５項記載のシステム。 ８ 一連のソフトウエアインストラクシヨンの実行を介
してプログラム制御可能な中央処理ユニツト、およびア
ドレス制御回路によりアドレス指定可能な複数の位置を
有するメモリモジユールが設けられており、その際読取
りまたは書込みのためアドレス可能な複数の位置のうち
１つを特定するアドレスをアドレス制御回路に転送しか
つアドレスにより特定されたアドレス可能な複数の位置
のうち１つから読取りかまたはここへの書込みかを表示
するためにこのアドレスに相当するリクエスト信号をメ
モリモジユールに転送することにより、中央処理ユニツ
トは、アドレス可能な複数の位置のうち１つからの読取
りまたはここへ書込みを行うことができ、かつメモリモ
ジユールにオペレータによりメインテナンスモードを手
動選択できるスイツチが設けられた計算機において、オ
ペレータがメインテナンスモードを選択したことがこの
スイツチによつて表示された場合常に、アドレス制御回
路に所定のアドレスを転送しかつ状態レジスタへの書込
みを表わす所定のアドレスに相当するリクエスト信号を
転送することによつて、中央処理ユニツトにより書込み
可能な少なくとも２つの２進ビツト位置を有する状態レ
ジスタ、およびアドレス制御回路、中央処理ユニツトお
よび状態レジスタに応答して、この状態レジスタの所定
の第１ビツト位置がセツトされている場合常に、アドレ
ス制御回路に転送されたアドレスの第１部分を中央処理
ユニツトに転送し、かつ状態レジスタの所定の第２ビツ
ト位置がセツトされている場合常に、アドレス制御回路
に転送されたアドレスの第２部分を中央処理ユニツトに
転送する手段を有することを特徴とする、中央処理ユニ
ツトによりアドレス制御回路をテストするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US964992 | 1978-11-30 | ||
| US05/964,992 US4227244A (en) | 1978-11-30 | 1978-11-30 | Closed loop address |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577100A JPS5577100A (en) | 1980-06-10 |
| JPS6034145B2 true JPS6034145B2 (ja) | 1985-08-07 |
Family
ID=25509283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54156300A Expired JPS6034145B2 (ja) | 1978-11-30 | 1979-11-30 | 中央処理ユニットによりアドレス制御回路をテストするシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4227244A (ja) |
| EP (1) | EP0012018B1 (ja) |
| JP (1) | JPS6034145B2 (ja) |
| DE (1) | DE2962592D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4334307A (en) * | 1979-12-28 | 1982-06-08 | Honeywell Information Systems Inc. | Data processing system with self testing and configuration mapping capability |
| US4385349A (en) * | 1980-11-20 | 1983-05-24 | International Business Machines Corporation | Central processor supervised controller system having a simulation of the controller in the central processor for test purposes |
| US4449182A (en) * | 1981-10-05 | 1984-05-15 | Digital Equipment Corporation | Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems |
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