JPS6034825B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6034825B2 JPS6034825B2 JP54056720A JP5672079A JPS6034825B2 JP S6034825 B2 JPS6034825 B2 JP S6034825B2 JP 54056720 A JP54056720 A JP 54056720A JP 5672079 A JP5672079 A JP 5672079A JP S6034825 B2 JPS6034825 B2 JP S6034825B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- integrated circuit
- misfet
- input terminal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路、特に絶縁ゲート形電界効果
トランジスタ（以下ＭＩＳＦＥＴと称する）を主要能動
素子とし、このＭＩＳＦＥＴのゲート破壊を防止できる
回路の改良に関する。
トランジスタ（以下ＭＩＳＦＥＴと称する）を主要能動
素子とし、このＭＩＳＦＥＴのゲート破壊を防止できる
回路の改良に関する。
一般に、ＭＩＳＦＥＴはその構造上、例えばアルミニウ
ムからなるゲートと基板とを一対の電極とし、かつその
間に絶縁物を有する平行コンデンサとみなせるので、ゲ
ートへＥ肋ロし得る電圧の大きさは自ずから限度がある
。
ムからなるゲートと基板とを一対の電極とし、かつその
間に絶縁物を有する平行コンデンサとみなせるので、ゲ
ートへＥ肋ロし得る電圧の大きさは自ずから限度がある
。
このため、ゲートヘサージ等による異常電圧がＥＯ力ロ
された場合、ゲート破壊を起こすことがあるので、ＭＩ
ＳＦＥＴのゲート保護回路が必要となっていた。第１図
は従来のＭＩＳＦＥＴのゲート保護回路を示す回路図で
ある。
された場合、ゲート破壊を起こすことがあるので、ＭＩ
ＳＦＥＴのゲート保護回路が必要となっていた。第１図
は従来のＭＩＳＦＥＴのゲート保護回路を示す回路図で
ある。
図中、１はゲート破壊防止のために接続されたダイオー
ド、２はＭＩＳＦＥＴであり、ＭＩＳＦＥＴ２のゲート
Ｇ及びダイオード１の陽極が入力端子Ｔに接続されてい
る。また、ＭＩＳＦＥＴ２のソース、基板及びダィオー
ドーの陰極は接地端子Ｅに接続されている。このように
、入力端子Ｔと接地端子Ｅとの間にダイオード１を介挿
することにより電流バイパス路を設け、ＭＩＳＦＥＴ２
のゲートに過電圧が印加されるのを阻止し、ゲート破壊
を防止する。しかして、従来回路において、ダィオード
ーがＭＩＳＦＥＴ２のゲート破壊防止に有効に作用する
ためには、ダイオード１のブレークダウン電圧ＶＢをＭ
ＩＳＦＥＴ２のゲート破壊耐圧ＶＭより低くする必要が
ある。
ド、２はＭＩＳＦＥＴであり、ＭＩＳＦＥＴ２のゲート
Ｇ及びダイオード１の陽極が入力端子Ｔに接続されてい
る。また、ＭＩＳＦＥＴ２のソース、基板及びダィオー
ドーの陰極は接地端子Ｅに接続されている。このように
、入力端子Ｔと接地端子Ｅとの間にダイオード１を介挿
することにより電流バイパス路を設け、ＭＩＳＦＥＴ２
のゲートに過電圧が印加されるのを阻止し、ゲート破壊
を防止する。しかして、従来回路において、ダィオード
ーがＭＩＳＦＥＴ２のゲート破壊防止に有効に作用する
ためには、ダイオード１のブレークダウン電圧ＶＢをＭ
ＩＳＦＥＴ２のゲート破壊耐圧ＶＭより低くする必要が
ある。
しかし、この条件を満足させることは、以下に述べるよ
うに実際問題として非常に困難である。すなわち、ダイ
オード１とＭＩＳＦＢＴ２を同一の基板内に形成したと
き、ダイオード１のブレークダウン電圧ＶＢは基板の不
純物濃度の関数となっているが、基板の濃度はＭＩＳＦ
ＥＴの諸特性に直接作用するため、使用できる基板の濃
度範囲に自ずと限度がある。
うに実際問題として非常に困難である。すなわち、ダイ
オード１とＭＩＳＦＢＴ２を同一の基板内に形成したと
き、ダイオード１のブレークダウン電圧ＶＢは基板の不
純物濃度の関数となっているが、基板の濃度はＭＩＳＦ
ＥＴの諸特性に直接作用するため、使用できる基板の濃
度範囲に自ずと限度がある。
従って、基板の関係から、ダイオード１のブレークダウ
ン電圧ＶＢを８０Ｖ以下にすることを非常に困難であっ
た。一方、ＭＩＳＦＥＴ２のゲート破壊耐圧ＶＭは、ゲ
ート絶縁膜の厚み及び絶縁膜中のピンボールの有無によ
り多少異なるが、ゲート絶縁膜の膜厚が１０００Ａ程度
のとき約５０Ｖ程度になることがあり、ダイオード１に
よる保護作用がなくなることがあった。ところで、ＭＩ
ＳＦＥＴのゲート破壊は人体等に帯電した静電気による
ことが多い。この静電気によるＭＩＳＦＥＴのゲート破
壊の状況を第２図の回路図を用いて説明する。図中、３
は高電圧発生装置、４は人体の静電容量であり、通常１
００〜２００ＰＦである。５は人体の内部抵抗及び接触
抵抗であり、通常５０００程度である。
ン電圧ＶＢを８０Ｖ以下にすることを非常に困難であっ
た。一方、ＭＩＳＦＥＴ２のゲート破壊耐圧ＶＭは、ゲ
ート絶縁膜の厚み及び絶縁膜中のピンボールの有無によ
り多少異なるが、ゲート絶縁膜の膜厚が１０００Ａ程度
のとき約５０Ｖ程度になることがあり、ダイオード１に
よる保護作用がなくなることがあった。ところで、ＭＩ
ＳＦＥＴのゲート破壊は人体等に帯電した静電気による
ことが多い。この静電気によるＭＩＳＦＥＴのゲート破
壊の状況を第２図の回路図を用いて説明する。図中、３
は高電圧発生装置、４は人体の静電容量であり、通常１
００〜２００ＰＦである。５は人体の内部抵抗及び接触
抵抗であり、通常５０００程度である。
６はＭＩＳＦＥＴ、７はリレーである。
この回路では、高電圧発生装置３と容量４とがりレー７
を介して閉回路を構成し、容量４、ＭＩＳＦＥＴ６及び
抵抗５がリレー７を介して閉回路を構成している。・次
に、第２図に示した回路の動作について説明する。
を介して閉回路を構成し、容量４、ＭＩＳＦＥＴ６及び
抵抗５がリレー７を介して閉回路を構成している。・次
に、第２図に示した回路の動作について説明する。
先ず、リレー７を高電圧発生装置３側に接触させ閉回路
にすると、高電圧が容量４に蓄積される。次に、リレー
７をＭＩＳＦＥＴ６側に接触させ閉回路とする。すなわ
ち、人間がＭＩＳＦＥＴ６の入力端子に触れたことにな
る。このとき、容量４に蓄えられた電荷が抵抗６を通し
てＭＩＳＦＥＴ６に印加されることになり、ＭＩＳＦＥ
Ｔ６のゲート破壊の原因となった。このＭＩＳＦＥＴ６
に印加される電圧は、リレー７が切換った瞬間には非常
に高電圧であるが、電荷を放電するに従って急速に減衰
するものである。
にすると、高電圧が容量４に蓄積される。次に、リレー
７をＭＩＳＦＥＴ６側に接触させ閉回路とする。すなわ
ち、人間がＭＩＳＦＥＴ６の入力端子に触れたことにな
る。このとき、容量４に蓄えられた電荷が抵抗６を通し
てＭＩＳＦＥＴ６に印加されることになり、ＭＩＳＦＥ
Ｔ６のゲート破壊の原因となった。このＭＩＳＦＥＴ６
に印加される電圧は、リレー７が切換った瞬間には非常
に高電圧であるが、電荷を放電するに従って急速に減衰
するものである。
従って、ＭＩＳＦＥＴのゲート破壊を防止するためには
、直流的な高電圧に対してゲートを保護するよりも、瞬
間的な高電圧に対し遠応性がよく、所定の電荷を放電し
、ＭＩＳＦＥＴのゲートにゲート破壊耐圧ＶＭ以上の高
電圧が印加されないようにすることが重要となる。この
発明は上述の点に鑑みなされたものであり、簡単な構成
でＭＩＳＦＥＴのゲート破壊を防止することができ、し
かも安定な動作を行なうゲート破壊防止回路を有する半
導体集積回路を提供することを目的とする。
、直流的な高電圧に対してゲートを保護するよりも、瞬
間的な高電圧に対し遠応性がよく、所定の電荷を放電し
、ＭＩＳＦＥＴのゲートにゲート破壊耐圧ＶＭ以上の高
電圧が印加されないようにすることが重要となる。この
発明は上述の点に鑑みなされたものであり、簡単な構成
でＭＩＳＦＥＴのゲート破壊を防止することができ、し
かも安定な動作を行なうゲート破壊防止回路を有する半
導体集積回路を提供することを目的とする。
以下、図面を用いてこの発明を詳述する。
第３図はこの発明の一実施例を示す回路図である。
図中、８はＮＰＮ形トランジスタであり、ェミッタが抵
抗１９を介して入力端子Ｔに、ベースが抵抗９を介して
入力端子Ｔに、コレクタが接地端子Ｅに夫々接続されて
いる。１０はトランジスタ８のベース、コレクタ間が逆
バイアスされたときの接合容量である。
抗１９を介して入力端子Ｔに、ベースが抵抗９を介して
入力端子Ｔに、コレクタが接地端子Ｅに夫々接続されて
いる。１０はトランジスタ８のベース、コレクタ間が逆
バイアスされたときの接合容量である。
２はＭＩＳＦＥＴであり、ゲートが入力端子Ｔに、ソー
ス及び基板が接地端子Ｅに夫々接続されている。
ス及び基板が接地端子Ｅに夫々接続されている。
次に、第３図の実施例回路の動作について説明する。
先ず、入力端子Ｔに第２図に示された高電圧発生回路よ
り負極性の高電圧が印加されると、ＮＰＮ形トランジス
タ８のベース、ェミツタ接合は日頃バイアスされ、ベー
ス、コレクタ接合は逆バイアスされる。この逆バイアス
されたＰＮ接合は、ブレークダウンしていない場合、等
価的にコンデンサとみなされるので、入力端子Ｔと接地
端子Ｅとの間には、見かけ上、抵抗９とコンデンサ１０
の直列回路ができ、その接続点がＮＰＮ形トランジスタ
８のベースに接続された回路となる。このとき、ＮＰＮ
形トランジスタ８のベース電圧は抵抗９とコンデンサ１
０との時定数（丁＝ＣＲ）に従って変化し、ベース、ェ
ミッタ接合が順バイアスされている期間のみＮＰＮ形ト
ランジスタ８が導通し、入力端子Ｔに印加された負電荷
を接地端子Ｅに放電する。その後、時間の経過とともに
、ＮＰＮ形トランジスタ８のベース、ェミツタ間は順バ
イアスされなくなり、非導通となる。ところで、上述し
たように、人体の静電容量は１００〜２００ＰＦと小さ
く、これに蓄えられている電荷量も小さいため、ＮＰＮ
形トランジスタ８の導適期間が短か〈ても瞬間的な高電
圧をバィアスし、ＭＩＳＦＥＴ２のゲートを破壊から防
止することができる。特に、上述の動作が、第１図に示
した従来回路のダイオード１のブレークダウン電圧ＶＢ
より低い電圧で起こる点に注意すべきである。すなわち
、入力端子Ｔに印加される電圧が上昇した場合、第１図
に示した従来回路のダイオード１がブレークダウンする
よりも早く、、第３図に示した実施例回路のＮＰＮ形ト
ランジスタ８が導適することになり、ＭＩＳＦＥＴ２の
ゲートに高電圧が印加されないことになり、たとえＭＩ
ＳＦＥＴ２のゲート破壊耐圧ＶＭが５０Ｖ程度にまで低
下していても、確実にゲートを保護することができる。
なお、ＭＩＳＦＥＴ２が通常動作を行なうでき入力電圧
が入力端子Ｔに印加されたときは、抵抗１９とＮＰＮ形
トランジスタ８のベース、ェミツタ間バイアス電圧とに
より設定される電圧に達するまでＮＰＮ形トランジスタ
８が導適状態とならないため、ＭＩＳＦＥＴ２は定常動
作を行なうことになる。
り負極性の高電圧が印加されると、ＮＰＮ形トランジス
タ８のベース、ェミツタ接合は日頃バイアスされ、ベー
ス、コレクタ接合は逆バイアスされる。この逆バイアス
されたＰＮ接合は、ブレークダウンしていない場合、等
価的にコンデンサとみなされるので、入力端子Ｔと接地
端子Ｅとの間には、見かけ上、抵抗９とコンデンサ１０
の直列回路ができ、その接続点がＮＰＮ形トランジスタ
８のベースに接続された回路となる。このとき、ＮＰＮ
形トランジスタ８のベース電圧は抵抗９とコンデンサ１
０との時定数（丁＝ＣＲ）に従って変化し、ベース、ェ
ミッタ接合が順バイアスされている期間のみＮＰＮ形ト
ランジスタ８が導通し、入力端子Ｔに印加された負電荷
を接地端子Ｅに放電する。その後、時間の経過とともに
、ＮＰＮ形トランジスタ８のベース、ェミツタ間は順バ
イアスされなくなり、非導通となる。ところで、上述し
たように、人体の静電容量は１００〜２００ＰＦと小さ
く、これに蓄えられている電荷量も小さいため、ＮＰＮ
形トランジスタ８の導適期間が短か〈ても瞬間的な高電
圧をバィアスし、ＭＩＳＦＥＴ２のゲートを破壊から防
止することができる。特に、上述の動作が、第１図に示
した従来回路のダイオード１のブレークダウン電圧ＶＢ
より低い電圧で起こる点に注意すべきである。すなわち
、入力端子Ｔに印加される電圧が上昇した場合、第１図
に示した従来回路のダイオード１がブレークダウンする
よりも早く、、第３図に示した実施例回路のＮＰＮ形ト
ランジスタ８が導適することになり、ＭＩＳＦＥＴ２の
ゲートに高電圧が印加されないことになり、たとえＭＩ
ＳＦＥＴ２のゲート破壊耐圧ＶＭが５０Ｖ程度にまで低
下していても、確実にゲートを保護することができる。
なお、ＭＩＳＦＥＴ２が通常動作を行なうでき入力電圧
が入力端子Ｔに印加されたときは、抵抗１９とＮＰＮ形
トランジスタ８のベース、ェミツタ間バイアス電圧とに
より設定される電圧に達するまでＮＰＮ形トランジスタ
８が導適状態とならないため、ＭＩＳＦＥＴ２は定常動
作を行なうことになる。
第４図は、この発明の他の実施例を示す回路図である。
この実施例回路は、第３図に示した回路図の抵抗１９を
ダイオード２０に置換したものである。図中、第３図と
同一または相当部分には同一符号を付してある。この実
施例回路では、第３図に示した回路と同様の動作を行な
い、ＮＰＮ形トランジスタ８によるバイパス回路が、ト
ランジスタ８とダイオード２川こより設定される電圧ま
で動作しないようにし、ＭＩＳＦＥＴ２の動作の安定化
を計った回路である。
ダイオード２０に置換したものである。図中、第３図と
同一または相当部分には同一符号を付してある。この実
施例回路では、第３図に示した回路と同様の動作を行な
い、ＮＰＮ形トランジスタ８によるバイパス回路が、ト
ランジスタ８とダイオード２川こより設定される電圧ま
で動作しないようにし、ＭＩＳＦＥＴ２の動作の安定化
を計った回路である。
なお、この実施例回路では、ＭＩＳＦＥＴ２の動作安定
のためにトランジスタ８のヱミツタと入力端子Ｔとの間
にダイオード２０を接続したが、トランジスタをダーリ
ントン接続してもよく、電圧降下素子を接続すればよい
。
のためにトランジスタ８のヱミツタと入力端子Ｔとの間
にダイオード２０を接続したが、トランジスタをダーリ
ントン接続してもよく、電圧降下素子を接続すればよい
。
また、ＭＩＳＦＥＴ２のゲート保護効果を増大するため
に、入力端子ＴとＭＩＳＦＥＴ２のゲートとの間に直列
抵抗を介在させてもよい。さらに、第３図及び第４図に
示した実施例回路においては、ＮＰＮ形トランジスタ８
の逆バイアスされたベース、コレクタ接合の接合容量１
０を用いたが、最初からベース、コレクタ間にコンデン
サを介在させてもよい。また以上の説明は、ＮＰＮ形バ
ィポーラトランジスタを用いて、接地端子Ｅに対して入
力端子Ｔに負極性の高電圧が加わった場合のゲート保護
効果について述べたが、ＮＰＮ形バィポーラトランジス
夕を用いても、電圧の極性及びダイオードの接続関係を
逆にすることにより同様の保護効果を得られる。
に、入力端子ＴとＭＩＳＦＥＴ２のゲートとの間に直列
抵抗を介在させてもよい。さらに、第３図及び第４図に
示した実施例回路においては、ＮＰＮ形トランジスタ８
の逆バイアスされたベース、コレクタ接合の接合容量１
０を用いたが、最初からベース、コレクタ間にコンデン
サを介在させてもよい。また以上の説明は、ＮＰＮ形バ
ィポーラトランジスタを用いて、接地端子Ｅに対して入
力端子Ｔに負極性の高電圧が加わった場合のゲート保護
効果について述べたが、ＮＰＮ形バィポーラトランジス
夕を用いても、電圧の極性及びダイオードの接続関係を
逆にすることにより同様の保護効果を得られる。
以上のように、この発明による半導体集積回路は、バィ
ポーラ形半導体素子、この素子の接合容量、インピーダ
ンス素子及び電圧降下素子を用いて高電圧の入力信号の
バイパス回路を設け、さらに電圧降下素子により入力段
のＭＩＳＦＥＴを安定に動作させるようにした回路であ
り、ＭＩＳＦＥＴのゲート破壊を防止し、かつ安定に動
作できる効果がある。
ポーラ形半導体素子、この素子の接合容量、インピーダ
ンス素子及び電圧降下素子を用いて高電圧の入力信号の
バイパス回路を設け、さらに電圧降下素子により入力段
のＭＩＳＦＥＴを安定に動作させるようにした回路であ
り、ＭＩＳＦＥＴのゲート破壊を防止し、かつ安定に動
作できる効果がある。
第１図は従来の破壊防止回路を有する半導体集積回路を
示す回路図、第２図は人体等の静電気がＭＩＳＦＥＴに
印加される原理を説明するための回路図、第３図はこの
発明による半導体集積回路の一実施例を示す回路図、第
４図はこの発明の他の実施例を示す回路図である。 図中、同一部分または相当部分には同一符号を付してあ
る。２・・…・ＭＩＳＦＥＴ、８・…・・バィボーラ形
トランジスタ、９・・・・・・抵抗、１０・・・・・・
接合容量、１９・・・・・・抵抗、２０・・・・・・ダ
イオード。第３図第４図 第１図 第２図
示す回路図、第２図は人体等の静電気がＭＩＳＦＥＴに
印加される原理を説明するための回路図、第３図はこの
発明による半導体集積回路の一実施例を示す回路図、第
４図はこの発明の他の実施例を示す回路図である。 図中、同一部分または相当部分には同一符号を付してあ
る。２・・…・ＭＩＳＦＥＴ、８・…・・バィボーラ形
トランジスタ、９・・・・・・抵抗、１０・・・・・・
接合容量、１９・・・・・・抵抗、２０・・・・・・ダ
イオード。第３図第４図 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ コレクタが基準電位点に接続され、ベース、コレク
タ間に接合容量を有するバイポーラ形半導体素子、入力
信号が印加される入力端子と上記バイポーラ形半導体素
子のエミツタとの間に接続された電圧降下素子、上記入
力端子とバイポーラ形半導体素子のベースとの間に接続
されたインピーダンス素子、ゲートが上記入力端子また
は上記バイポーラ形半導体素子のベースに、ソースが上
記バイポーラ形半導体素子のコレクタに夫々接続された
絶縁ゲート形電界効果トランジスタ素子を備えた半導体
集積回路。 ２ 抵抗を電圧降下素子として用いたことを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 ３ ダイオードを電圧降下素子として用いたことを特徴
とする特許請求の範囲第１項記載の半導体集積回路。 ４ トランジスタを電圧降下素子として用いたことを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 ５ 抵抗をインピーダンス素子として用いたことを特徴
とする特許請求の範囲第１項乃至第４項のいずれかに記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54056720A JPS6034825B2 (ja) | 1979-05-04 | 1979-05-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54056720A JPS6034825B2 (ja) | 1979-05-04 | 1979-05-04 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146978A JPS55146978A (en) | 1980-11-15 |
| JPS6034825B2 true JPS6034825B2 (ja) | 1985-08-10 |
Family
ID=13035317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54056720A Expired JPS6034825B2 (ja) | 1979-05-04 | 1979-05-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034825B2 (ja) |
-
1979
- 1979-05-04 JP JP54056720A patent/JPS6034825B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146978A (en) | 1980-11-15 |
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