JPS6035817A - パルス発生器 - Google Patents
パルス発生器Info
- Publication number
- JPS6035817A JPS6035817A JP59137857A JP13785784A JPS6035817A JP S6035817 A JPS6035817 A JP S6035817A JP 59137857 A JP59137857 A JP 59137857A JP 13785784 A JP13785784 A JP 13785784A JP S6035817 A JPS6035817 A JP S6035817A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- circuit
- counter
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、種々の周波数、パルス幅、遅延幅のパルスを
発生するパルス発生器に関する。
発生するパルス発生器に関する。
従来から、繰り返し周波数、パルス幅、トリが信号に対
する相対的遅延幅が調整可能なパルスを発生する測定用
信号源としてパルス発生器が使用されている。前記パル
スの周波数は数百Ｍ Ｈｚ以下の広いレンジ内で調整可
能である。
する相対的遅延幅が調整可能なパルスを発生する測定用
信号源としてパルス発生器が使用されている。前記パル
スの周波数は数百Ｍ Ｈｚ以下の広いレンジ内で調整可
能である。
従来のパルス発生器は発振回路を使用してお咲前記発振
回路の出力信号は所望の整数比で分周される。又、前記
パルスの周波数を所定範囲内に設定するために、制御電
圧を変えることにより前記発１辰回路の発振周波数をア
ナログ的に変えていも前記の如（して周波数を変えた場
合には、数％の周波数誤差が生じ、高精度な回路を使用
したとしても２〜３％の誤差が生じるという欠点があっ
た。
回路の出力信号は所望の整数比で分周される。又、前記
パルスの周波数を所定範囲内に設定するために、制御電
圧を変えることにより前記発１辰回路の発振周波数をア
ナログ的に変えていも前記の如（して周波数を変えた場
合には、数％の周波数誤差が生じ、高精度な回路を使用
したとしても２〜３％の誤差が生じるという欠点があっ
た。
高精度で種々の周波数、パルス幅、遅延幅のパルスを出
力するパルス発生器を提供することを目的とする。
力するパルス発生器を提供することを目的とする。
本発明のパルス発生器は調歩式発振回路を使用している
。前記発振回路は停止パルスに応答して発振を停止する
ための制御端子を有している。前記制御端子に前記停止
パルスが印加されている間、前記発振回路からパルス出
力信号は出方されず、前記停止パルスが終了すると、パ
ルス出力信号が出力される。前記停止パルスの時間幅す
調整することによって、各パルス出力信号の立−ヒがリ
エッジの間隔を調整できる。前記停止パルスは、設定さ
れた数の前記パルス出力信号が発生するごとに周期的に
生じる。又、前記パルス出力信号の数が第１の所定計数
値になった後、本発明のパルス発生器は出力信号を出力
１〜、前記パルス出力信号の数が第２の所定引数値にな
った後、パルス発生器の出力は停止する。前記２個の計
数値を変えることにより、前記出力信号の遅延幅、パル
ス幅を変えることができる。前記パルス出力信号の計数
値は基準値と比較され、それらの直が等しくなった時、
出力信号が発生若しくは停止する。前記出力信号の遅延
幅およびパルス幅を精確に調整するために前記比較器の
出力部に遅延線が設けられている。これにより出力信号
の始めと終わりを所望の幅だけ遅延させることができる
。本発明のパルス発生器によれば、出力信号のパラメー
タ（周波数、パルス幅および遅延幅）を高精度で調整で
きる。
。前記発振回路は停止パルスに応答して発振を停止する
ための制御端子を有している。前記制御端子に前記停止
パルスが印加されている間、前記発振回路からパルス出
力信号は出方されず、前記停止パルスが終了すると、パ
ルス出力信号が出力される。前記停止パルスの時間幅す
調整することによって、各パルス出力信号の立−ヒがリ
エッジの間隔を調整できる。前記停止パルスは、設定さ
れた数の前記パルス出力信号が発生するごとに周期的に
生じる。又、前記パルス出力信号の数が第１の所定計数
値になった後、本発明のパルス発生器は出力信号を出力
１〜、前記パルス出力信号の数が第２の所定引数値にな
った後、パルス発生器の出力は停止する。前記２個の計
数値を変えることにより、前記出力信号の遅延幅、パル
ス幅を変えることができる。前記パルス出力信号の計数
値は基準値と比較され、それらの直が等しくなった時、
出力信号が発生若しくは停止する。前記出力信号の遅延
幅およびパルス幅を精確に調整するために前記比較器の
出力部に遅延線が設けられている。これにより出力信号
の始めと終わりを所望の幅だけ遅延させることができる
。本発明のパルス発生器によれば、出力信号のパラメー
タ（周波数、パルス幅および遅延幅）を高精度で調整で
きる。
全周波数レンジはＫＨｚのオーダから数百Ｍ ｌ−１ｚ
まで広がる。又、簡単な構造で高精度な周波数の出力信
号が得られる。さらに、周期、遅延幅、パルス幅が大き
いときでも高分解能である。
まで広がる。又、簡単な構造で高精度な周波数の出力信
号が得られる。さらに、周期、遅延幅、パルス幅が大き
いときでも高分解能である。
第１図は本発明のパルス発生器の概略ブロック図である
。
。
第１図において、調歩式発振回路１はカウンタ２に接続
されている。カウンタ２は発振回路１の出力パルスを所
定数計数し、パルスｂを出力する。
されている。カウンタ２は発振回路１の出力パルスを所
定数計数し、パルスｂを出力する。
パルスｂはカウンタ２な初期状態にリセットし、再び新
しい計数ザイクルが開始する。例えばカウンタ２がダウ
ンカウンタの場合、パルスｂによってカウンタ２は所定
の計数値にセットされる。前記計数値はレジスタ３から
カウンタ２ヘロードされる。又、パレスｂは波形整形器
４に供給されム波形整杉器４はパルスｂに応答して停止
パルスＣを発振回＠１０制御端子に入力する。停止パル
スＣの時間隔は調整器５によってアナログ的に調整され
る。さらに、トリガ信号Ｔが波形整形回路４から出力さ
れる。停止パルスＣが生じている間、発１辰回路ｌの発
１辰は停止し、その出力は生じない。
しい計数ザイクルが開始する。例えばカウンタ２がダウ
ンカウンタの場合、パルスｂによってカウンタ２は所定
の計数値にセットされる。前記計数値はレジスタ３から
カウンタ２ヘロードされる。又、パレスｂは波形整形器
４に供給されム波形整杉器４はパルスｂに応答して停止
パルスＣを発振回＠１０制御端子に入力する。停止パル
スＣの時間隔は調整器５によってアナログ的に調整され
る。さらに、トリガ信号Ｔが波形整形回路４から出力さ
れる。停止パルスＣが生じている間、発１辰回路ｌの発
１辰は停止し、その出力は生じない。
停止パルスＣが終ｒすると発振回路１ ／］−ら再び出
力が得られる。一方、カウンタ２は比較器６にも接続さ
れている。比較器６によって、カウンタ２の計数値は前
もってレジスタ７に設定された直Ｎ１、Ｎ２と比較され
る。比較器６によって、前記計数１直がＮｌに等しいこ
とが検出されると、２つの状態を取る２状態回路の出力
信号は１′”となる。前記計数値がＮ２に等しいことが
検出されると、２状態回路の出力信号は０”となる。第
１図においてＲ，Ｓフリップ・フロップ８が前記２状態
回路に相当する。Ｉｔ Ｓフリップ・７０ツブ８のＲ入
力端子、Ｓ入力端子は各々調整可能な遅延線ｖｚｌ、Ｖ
Ｚ２を介して比較器６の出力端子に接続されでいる。又
、ＲＳフリップ・フロップ８の出力端子ｆはＱ出力端子
である。出力信号の周波数は、レジスタ３にストアされ
た［直によって概略法められる。例えば、もしレジスタ
３に２進値で１５がストアされＣいれば、カウンタ２は
分周比が１：１６０分周器として働く。もちろん、特に
高周波域における回路自身の遅延時間を考慮に入れなけ
ればならない。しかしながら、前記遅延時間は本発明の
パルス発生器の原理に影響をおよぼすものではない。ト
リガ信号Ｔに関連するパルス遅延はＮ１の値を選択する
ことによって概略決定される。微調整は遅延線ｖＺ１に
よって行なわれる。出力信号ｆの立下がりエツジの発生
時点はＮ２の値を選択することによって概略決定され、
そング図である。
力が得られる。一方、カウンタ２は比較器６にも接続さ
れている。比較器６によって、カウンタ２の計数値は前
もってレジスタ７に設定された直Ｎ１、Ｎ２と比較され
る。比較器６によって、前記計数１直がＮｌに等しいこ
とが検出されると、２つの状態を取る２状態回路の出力
信号は１′”となる。前記計数値がＮ２に等しいことが
検出されると、２状態回路の出力信号は０”となる。第
１図においてＲ，Ｓフリップ・フロップ８が前記２状態
回路に相当する。Ｉｔ Ｓフリップ・７０ツブ８のＲ入
力端子、Ｓ入力端子は各々調整可能な遅延線ｖｚｌ、Ｖ
Ｚ２を介して比較器６の出力端子に接続されでいる。又
、ＲＳフリップ・フロップ８の出力端子ｆはＱ出力端子
である。出力信号の周波数は、レジスタ３にストアされ
た［直によって概略法められる。例えば、もしレジスタ
３に２進値で１５がストアされＣいれば、カウンタ２は
分周比が１：１６０分周器として働く。もちろん、特に
高周波域における回路自身の遅延時間を考慮に入れなけ
ればならない。しかしながら、前記遅延時間は本発明の
パルス発生器の原理に影響をおよぼすものではない。ト
リガ信号Ｔに関連するパルス遅延はＮ１の値を選択する
ことによって概略決定される。微調整は遅延線ｖＺ１に
よって行なわれる。出力信号ｆの立下がりエツジの発生
時点はＮ２の値を選択することによって概略決定され、
そング図である。
第２ａ図は第１図の信号ａ１第２ｂ図は第１図のパルス
ｂ、第２Ｃ図は第１図の停止パルスＣ１第２ｄ、ｅ図は
第１図の信号ｄ、ｅ１第２ｆ図は第１図の出力信号ｆを
各々表わしている。出力信号ｆは信号ｄおよびｅの立上
りエツジ間で発生する。
ｂ、第２Ｃ図は第１図の停止パルスＣ１第２ｄ、ｅ図は
第１図の信号ｄ、ｅ１第２ｆ図は第１図の出力信号ｆを
各々表わしている。出力信号ｆは信号ｄおよびｅの立上
りエツジ間で発生する。
第３図は第１図の詳細ブロック図である。第１図と同一
部分には同一符号を付している。第３図に示した回路は
、ＮＯＲ回路９ 、１０ 、１．１およびＤフリップ・
フロップ１２から成る同期手段を含んでいる。第３図に
おいて、発振回路ｌが出力するパルス出力信号ａはカウ
ンタ２．Ｄフリップ＄フロップ１２のクロック端子およ
びＮＯＲ回路９の一方の端子に入力され又、遅延線ＶＺ
３を介してＮＯＲＯＲ回路２２ｉの一方の入力端子に入
力されている。カウンタ２の反転出力端子ｄはＮｏｆｔ
回路９の他方の入力端子およびＯＲ回路２２の一方の入
力端子に接続されている。Ｄフリップ・フロラフ１２０
反転出力端子ｄはＯＲ回路２２の他方の入力端子に接続
されており、又、出力端子Ｑはカウンタ２のセット入力
端子Ｓ Ｅ Ｔに接続されている。
部分には同一符号を付している。第３図に示した回路は
、ＮＯＲ回路９ 、１０ 、１．１およびＤフリップ・
フロップ１２から成る同期手段を含んでいる。第３図に
おいて、発振回路ｌが出力するパルス出力信号ａはカウ
ンタ２．Ｄフリップ＄フロップ１２のクロック端子およ
びＮＯＲ回路９の一方の端子に入力され又、遅延線ＶＺ
３を介してＮＯＲＯＲ回路２２ｉの一方の入力端子に入
力されている。カウンタ２の反転出力端子ｄはＮｏｆｔ
回路９の他方の入力端子およびＯＲ回路２２の一方の入
力端子に接続されている。Ｄフリップ・フロラフ１２０
反転出力端子ｄはＯＲ回路２２の他方の入力端子に接続
されており、又、出力端子Ｑはカウンタ２のセット入力
端子Ｓ Ｅ Ｔに接続されている。
Ｄフリップ・フロップ１２からセット入力端子ＳＥＴに
０”が入力されると、セット過程が開始する。ＮＯＲ回
路９の出力端子はランプ発生器１３に接続されている。
０”が入力されると、セット過程が開始する。ＮＯＲ回
路９の出力端子はランプ発生器１３に接続されている。
ランプ発生器１３０ランプ状出力信号の終端はデジタル
−アナログ（Ｄ／Ａ ）変換器１４によって調整可能で
ある。入力手段１５によって、ランプ状出力信号の時間
幅のデジタル値が決定される。Ｄ／Ａ変換器１４は前記
デジタル直をアナログ信号に変換し、前記アナログ信号
によって前記ランプ状信号の減衰時間を制御している。
−アナログ（Ｄ／Ａ ）変換器１４によって調整可能で
ある。入力手段１５によって、ランプ状出力信号の時間
幅のデジタル値が決定される。Ｄ／Ａ変換器１４は前記
デジタル直をアナログ信号に変換し、前記アナログ信号
によって前記ランプ状信号の減衰時間を制御している。
前記ランプ状信号シュミット昏トリガ回路１６によって
、前記ランプ状信号の接続時間幅に相当する時間幅の停
止パルスＣに変換される。入力手段１５によって、レジ
スタ３，１７．１８の内容が与えられる。これによって
、所望の値Ｎ１がレジスタ１７にストアされ、Ｎ２がレ
ジスタ１８にストアされる。比較器１９．２０は各々、
レジスタ１７．１８にストアされた値Ｎｌ、Ｎ２とカウ
ンタ２の計数出力端とを比較する。前記比較結果が一致
すると、比較器１９．２０は各々ＮｏＦｔ回路１０゜１
１の他方の入力端子にパルスを出力する。前記パルスは
各々、遅延線ＶＺＩ、ＶＺ２を介してｋＳフリップ・フ
ロップ８のＲ入力端子、Ｓ人力端子に入力される。前述
の如くして所望の出方信号ｆが得られる。
、前記ランプ状信号の接続時間幅に相当する時間幅の停
止パルスＣに変換される。入力手段１５によって、レジ
スタ３，１７．１８の内容が与えられる。これによって
、所望の値Ｎ１がレジスタ１７にストアされ、Ｎ２がレ
ジスタ１８にストアされる。比較器１９．２０は各々、
レジスタ１７．１８にストアされた値Ｎｌ、Ｎ２とカウ
ンタ２の計数出力端とを比較する。前記比較結果が一致
すると、比較器１９．２０は各々ＮｏＦｔ回路１０゜１
１の他方の入力端子にパルスを出力する。前記パルスは
各々、遅延線ＶＺＩ、ＶＺ２を介してｋＳフリップ・フ
ロップ８のＲ入力端子、Ｓ人力端子に入力される。前述
の如くして所望の出方信号ｆが得られる。
第４図は本発明のパルス発生器に使用する調歩式発振回
路の原理図である。
路の原理図である。
第４図において、調歩式発振回路はＮＯＲ回路２１およ
び遅延線ｖＺで構成されている。Ｎ ＯＲ回路２１の出
力信号Ａは遅延線ｖＺを介してＮＯＲ。
び遅延線ｖＺで構成されている。Ｎ ＯＲ回路２１の出
力信号Ａは遅延線ｖＺを介してＮＯＲ。
回路２１の一方の入力端子に帰還されている。ＮＯＲ回
路２１の他方の入力端子（制御端子として働く）には入
力信号Ｅが入力されている。前記の如く構成された調歩
式発振回路の発振周波数は不質的に遅延線ｖＺによって
決められる。
路２１の他方の入力端子（制御端子として働く）には入
力信号Ｅが入力されている。前記の如く構成された調歩
式発振回路の発振周波数は不質的に遅延線ｖＺによって
決められる。
〔発明の効未〕
以上述べたように本発明のパルス発生器は、種々の周波
数、パルス幅、遅延時間幅のパルスを発生することがで
きる。
数、パルス幅、遅延時間幅のパルスを発生することがで
きる。
第１図は本発明のパルス発生器の概略ブロック図。
第２ａ〜２ｆ図は第１図のパルス発生器のタイミング図
。 第３図は本発明のパルス発生器の詳細ブロック図。 第４図は本発明のパルス発生器に使用する調歩式発振回
路のブロック図。 ｌ：調歩式発振回路 ２：カウンタ ３．７：レジスタ ４：波形整形回路 ６：比較器 ８：ＫＳフリップ・フロップ ＶＺ ｌ 、 ＶＺ２ ：遅延線。 出願人 横筒化ニーレット・パッヵード株式会社代理人
弁理士 長 谷 川 次 男
。 第３図は本発明のパルス発生器の詳細ブロック図。 第４図は本発明のパルス発生器に使用する調歩式発振回
路のブロック図。 ｌ：調歩式発振回路 ２：カウンタ ３．７：レジスタ ４：波形整形回路 ６：比較器 ８：ＫＳフリップ・フロップ ＶＺ ｌ 、 ＶＺ２ ：遅延線。 出願人 横筒化ニーレット・パッヵード株式会社代理人
弁理士 長 谷 川 次 男
Claims (1)
- 調歩式発振手段と、前記調歩式発振手段からの第１出力
パルスが所定数発生するごとに第２出力パルスを出力す
る計数手段と、前記第２出力パルスに応答して、調整可
能な時間幅の第３出力パルスを前記調歩式発振手段の制
御端子に出力するパルス発生手段とを具備して成るパル
ス発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3324711A DE3324711C2 (de) | 1983-07-08 | 1983-07-08 | Impulsgenerator |
| DE3324711.0 | 1983-07-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035817A true JPS6035817A (ja) | 1985-02-23 |
Family
ID=6203522
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137857A Pending JPS6035817A (ja) | 1983-07-08 | 1984-07-03 | パルス発生器 |
| JP035210U Pending JPH081332U (ja) | 1983-07-08 | 1991-04-18 | パルス発生器 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP035210U Pending JPH081332U (ja) | 1983-07-08 | 1991-04-18 | パルス発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4754163A (ja) |
| JP (2) | JPS6035817A (ja) |
| DE (1) | DE3324711C2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1290407C (en) * | 1986-12-23 | 1991-10-08 | Shigeki Saito | Frequency synthesizer |
| JP2698580B2 (ja) * | 1987-03-09 | 1998-01-19 | 沖電気工業株式会社 | 電圧／パルス幅変換回路 |
| JPH01144719A (ja) * | 1987-11-30 | 1989-06-07 | Toshiba Corp | リトリガブル・マルチバイブレータ |
| US4891825A (en) * | 1988-02-09 | 1990-01-02 | Motorola, Inc. | Fully synchronized programmable counter with a near 50% duty cycle output signal |
| US4881040A (en) * | 1988-08-04 | 1989-11-14 | Gte Government Systems Corporation | Signal generator for producing accurately timed pulse groupings |
| US4870665A (en) * | 1988-08-04 | 1989-09-26 | Gte Government Systems Corporation | Digital pulse generator having a programmable pulse width and a pulse repetition interval |
| US5075569A (en) * | 1989-03-17 | 1991-12-24 | Tektronix, Inc. | Output device circuit and method to minimize impedance fluctuations during crossover |
| US5140202A (en) * | 1989-06-05 | 1992-08-18 | Hewlett-Packard Company | Delay circuit which maintains its delay in a given relationship to a reference time interval |
| NL8903087A (nl) * | 1989-12-18 | 1991-07-16 | Philips Nv | Fasegekoppelde kloksignaal generator en karaktergenerator voorzien van een fasegekoppelde kloksignaal generator. |
| KR920007075B1 (ko) * | 1989-12-20 | 1992-08-24 | 삼성전자 주식회사 | 위성방송 수신기의 폴라로타(Polarotar) 펄스 발생회로 |
| US5389829A (en) * | 1991-09-27 | 1995-02-14 | Exar Corporation | Output limiter for class-D BICMOS hearing aid output amplifier |
| US5293628A (en) * | 1991-11-04 | 1994-03-08 | Motorola, Inc. | Data processing system which generates a waveform with improved pulse width resolution |
| US5412795A (en) * | 1992-02-25 | 1995-05-02 | Micral, Inc. | State machine having a variable timing mechanism for varying the duration of logical output states of the state machine based on variation in the clock frequency |
| JP3277603B2 (ja) * | 1993-05-19 | 2002-04-22 | 富士通株式会社 | 半導体記憶装置 |
| US5506878A (en) * | 1994-07-18 | 1996-04-09 | Xilinx, Inc. | Programmable clock having programmable delay and duty cycle based on a user-supplied reference clock |
| KR100245077B1 (ko) * | 1997-04-25 | 2000-02-15 | 김영환 | 반도체 메모리 소자의 딜레이 루프 럭크 회로 |
| US8640717B2 (en) | 2010-04-12 | 2014-02-04 | Thomas Robert McCarthy | Multipurpose sequential droplet applicator |
| CN103929153B (zh) * | 2013-01-11 | 2016-12-28 | 北大方正集团有限公司 | 一种倍频处理方法和装置 |
| CN103888105B (zh) * | 2014-04-14 | 2016-10-26 | 优利德科技(中国)有限公司 | 一种宽频率连续可调的脉宽波数字产生方法及系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142963A (en) * | 1978-04-26 | 1979-11-07 | Teledyne Ind | Signal generator |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2616047A (en) * | 1948-03-13 | 1952-10-28 | Philco Corp | Pulse generator |
| US3192408A (en) * | 1962-11-27 | 1965-06-29 | Honeywell Inc | Pulse-generator providing output-pulse width determined by pair of preselected voltage levels of ramp function signal |
| JPS5020421B1 (ja) * | 1968-06-03 | 1975-07-15 | ||
| US3913021A (en) * | 1974-04-29 | 1975-10-14 | Ibm | High resolution digitally programmable electronic delay for multi-channel operation |
| JPS52149950A (en) * | 1976-06-09 | 1977-12-13 | Toshiba Corp | Variable frequency divider |
| US4415861A (en) * | 1981-06-08 | 1983-11-15 | Tektronix, Inc. | Programmable pulse generator |
| JPS5983254A (ja) * | 1982-11-04 | 1984-05-14 | Oki Electric Ind Co Ltd | ウオツチドツグタイマ |
| JPS59147532A (ja) * | 1983-02-14 | 1984-08-23 | Hitachi Ltd | 検波回路 |
-
1983
- 1983-07-08 DE DE3324711A patent/DE3324711C2/de not_active Expired
-
1984
- 1984-06-29 US US06/625,982 patent/US4754163A/en not_active Expired - Fee Related
- 1984-07-03 JP JP59137857A patent/JPS6035817A/ja active Pending
-
1991
- 1991-04-18 JP JP035210U patent/JPH081332U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142963A (en) * | 1978-04-26 | 1979-11-07 | Teledyne Ind | Signal generator |
Also Published As
| Publication number | Publication date |
|---|---|
| US4754163A (en) | 1988-06-28 |
| JPH081332U (ja) | 1996-08-20 |
| DE3324711C2 (de) | 1986-07-24 |
| DE3324711A1 (de) | 1985-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH081332U (ja) | パルス発生器 | |
| US3911368A (en) | Phase interpolating apparatus and method | |
| JP3499051B2 (ja) | タイミング信号発生回路 | |
| JPS6223495B2 (ja) | ||
| US4881040A (en) | Signal generator for producing accurately timed pulse groupings | |
| JPH0399519A (ja) | ディジタル・タイム・ベース発性回路および２つの出力信号間の遅延時間調整方法 | |
| US7188131B2 (en) | Random number generator | |
| US3836858A (en) | Pulse width setting apparatus | |
| CA1268524A (en) | High resolution digital delay timer | |
| CA1138051A (en) | Digital delay generator | |
| US20080143318A1 (en) | High frequency delay circuit and test apparatus | |
| JPH07264011A (ja) | クロックデューティ比自動調整回路 | |
| JPH0292012A (ja) | パルス発生回路 | |
| US4166249A (en) | Digital frequency-lock circuit | |
| US4974234A (en) | Method of and circuit for the measurement of jitter modulation of zero-related digital signals | |
| US3370252A (en) | Digital automatic frequency control system | |
| US3840815A (en) | Programmable pulse width generator | |
| JPH04103240A (ja) | パターン同期回路 | |
| US4005364A (en) | Digital circuit for measuring relative frequency in separate pulse trains | |
| US5315183A (en) | Synchronous phase detector circuit | |
| US3444462A (en) | Logic network and method for use in interpolating time interval counters | |
| US3965431A (en) | Circuitry for producing pulses with precise predetermined widths | |
| US4495630A (en) | Adjustable ratio divider | |
| RU1800596C (ru) | Генератор импульсов | |
| US4083014A (en) | Frequency lock loop |