JPS6035823A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6035823A JPS6035823A JP58144254A JP14425483A JPS6035823A JP S6035823 A JPS6035823 A JP S6035823A JP 58144254 A JP58144254 A JP 58144254A JP 14425483 A JP14425483 A JP 14425483A JP S6035823 A JPS6035823 A JP S6035823A
- Authority
- JP
- Japan
- Prior art keywords
- signal lines
- switching element
- signal
- switching elements
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Tests Of Electronic Circuits (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、たとえばワンチップマイクロコンピュータな
どの大規模集積回路などの集積回路装置に関する。
どの大規模集積回路などの集積回路装置に関する。
背景技術
このような集積回路装置では、端子数を可及的に減少す
ることが望まれる。それにもかかわらず大規模集積回路
によって実現されるワンチップマイクロコンピュータで
は、内部にインストラクションデータバスを有してお秒
、データバスの各ラインに個別的に接続された端子にイ
ンストラクション信号を導出することによって、マイク
ロコンピュータの動作試験を行なっている。このよう女
先行技術では、たとえばデータバスのライン数が８ビツ
トであるときには、電源用の端子を含めると全ての端子
数は少なくとも１０必要である。
ることが望まれる。それにもかかわらず大規模集積回路
によって実現されるワンチップマイクロコンピュータで
は、内部にインストラクションデータバスを有してお秒
、データバスの各ラインに個別的に接続された端子にイ
ンストラクション信号を導出することによって、マイク
ロコンピュータの動作試験を行なっている。このよう女
先行技術では、たとえばデータバスのライン数が８ビツ
トであるときには、電源用の端子を含めると全ての端子
数は少なくとも１０必要である。
目 的
本発明の目的は、端子数をさらに低減することができる
ようにした改良された集積回路装置を提供することであ
る。
ようにした改良された集積回路装置を提供することであ
る。
実施例
第１図は、本発明の一実施例の簡略化したブロック図で
ある。大規模集積回路内にはマイクロプロセッサ１が設
けられる。このマイクロプロセッサ１内にはインストラ
クションデコーダ２が備えられる。インストラクション
レコーダ２ｉｄ複数（この実施例では８）の３ａ〜３ｈ
が接続される。
ある。大規模集積回路内にはマイクロプロセッサ１が設
けられる。このマイクロプロセッサ１内にはインストラ
クションデコーダ２が備えられる。インストラクション
レコーダ２ｉｄ複数（この実施例では８）の３ａ〜３ｈ
が接続される。
これらのライン３ａ〜３ｈは、マルチプレクサ４に接続
される。マルチプレクサ４は、信号ライン５ａ〜５ｄを
介してこの大規模集積回路の端子６ａ〜６ｄに接続され
る。端子６ａ〜６ｄは、外部機器と接続することができ
る。マルチプレクサ４には、信号源７からパルスが与え
られる。
される。マルチプレクサ４は、信号ライン５ａ〜５ｄを
介してこの大規模集積回路の端子６ａ〜６ｄに接続され
る。端子６ａ〜６ｄは、外部機器と接続することができ
る。マルチプレクサ４には、信号源７からパルスが与え
られる。
第２図はマルチプレクサ４の具体的構成を示す電気回路
図である。マルチプレクサ４では信号ライン３ａ〜３ｄ
とからの信号をライン５ａ〜５ｄに送出するスイッチン
グ素子８ａ〜８ｄがそれぞれ介在されている。また信号
ライン３０〜３ｈから信号ライン５ａ〜５ｄに信号を送
出するためにスイッチング素子９ｅ〜９ｈが介在されて
いる。
図である。マルチプレクサ４では信号ライン３ａ〜３ｄ
とからの信号をライン５ａ〜５ｄに送出するスイッチン
グ素子８ａ〜８ｄがそれぞれ介在されている。また信号
ライン３０〜３ｈから信号ライン５ａ〜５ｄに信号を送
出するためにスイッチング素子９ｅ〜９ｈが介在されて
いる。
信号ライン５ａ〜５ｄからの信号を信号ライン３ａ〜３
ｄに送出するために、スイッチング素子１０ａ〜１０ｄ
が接続されており、また信号ライン５ａ〜５ｄから信号
ライン３８〜３ｈに送出するためにスイッチング素子ｌ
ｉｅ〜ｌｌｈが接続される。
ｄに送出するために、スイッチング素子１０ａ〜１０ｄ
が接続されており、また信号ライン５ａ〜５ｄから信号
ライン３８〜３ｈに送出するためにスイッチング素子ｌ
ｉｅ〜ｌｌｈが接続される。
第３図（１）はスイッチング素子８ａの具体的な構成を
示し、第３図（２）はその構成を信号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１２．１３と、Ｐチャネル金属酸化膜半導体電界効果ト
ランジスタ１４．１５とが直列に接続されている。この
スイッチング素子８ａではクロック信号９６１と入出力
モード切換信号ＴＳとが用いられる。
示し、第３図（２）はその構成を信号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１２．１３と、Ｐチャネル金属酸化膜半導体電界効果ト
ランジスタ１４．１５とが直列に接続されている。この
スイッチング素子８ａではクロック信号９６１と入出力
モード切換信号ＴＳとが用いられる。
第４図（１）はスイッチング素子９ｅの具体的な構成を
示し、第４図（２）はその構成を記号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１６．１７とＰチャネル金属酸化膜半導体電界効果トラ
ンジスタ１８．１９とが直列に接続されており、クロッ
ク信号量２と入出力モード切換信号ＴＳとが用いられる
。
示し、第４図（２）はその構成を記号で表わした図であ
る。Ｎチャネル金属酸化膜半導体電界効果トランジスタ
１６．１７とＰチャネル金属酸化膜半導体電界効果トラ
ンジスタ１８．１９とが直列に接続されており、クロッ
ク信号量２と入出力モード切換信号ＴＳとが用いられる
。
第５図（１）はスイッチング素子１０ａの具体的な構成
を示し、第５図（２）はその構成を記号で表わした図で
ある。Ｎチャネル金属酸化膜半導体電界効果トランジス
タ２０．２１とＰチャネル金属酸化膜半導体電界効果ト
ランジスタ２２．２３とが直列に接続されており、クロ
ック信号量１と入出力モード切換信号ＴＳの反転された
信号ＴＳとが用いられる。
を示し、第５図（２）はその構成を記号で表わした図で
ある。Ｎチャネル金属酸化膜半導体電界効果トランジス
タ２０．２１とＰチャネル金属酸化膜半導体電界効果ト
ランジスタ２２．２３とが直列に接続されており、クロ
ック信号量１と入出力モード切換信号ＴＳの反転された
信号ＴＳとが用いられる。
第６図（１）はスイッチング素子ｌｉｅの具体的な構成
を示し、第６図（２）はその記号を示す。Ｎチャネル金
属酸化膜半導体電界効果トランジスタ２４ｙ２５とＰチ
ャネル金属酸化膜半導体電界効果トランジスタ２６．２
７とが直列に接続されており、クロック信号量２と入出
力モード切換信号ＴＳの反転信号ＴＳとが用いられる。
を示し、第６図（２）はその記号を示す。Ｎチャネル金
属酸化膜半導体電界効果トランジスタ２４ｙ２５とＰチ
ャネル金属酸化膜半導体電界効果トランジスタ２６．２
７とが直列に接続されており、クロック信号量２と入出
力モード切換信号ＴＳの反転信号ＴＳとが用いられる。
信号源７はクロック信号量１を第７図（１）で示される
ように導出し、またクロック信号９！ｆ２を第７図（２
）で示されるように導出し、さらにまだ入出力モード切
換信号ＴＳを第７図（３）で示されるように導出し、そ
の論理処理を行なって＄Ｉ Ｔ Ｓ 、 ｐ。
ように導出し、またクロック信号９！ｆ２を第７図（２
）で示されるように導出し、さらにまだ入出力モード切
換信号ＴＳを第７図（３）で示されるように導出し、そ
の論理処理を行なって＄Ｉ Ｔ Ｓ 、 ｐ。
９６２’ｒｓ ダ２ＴＳ 、ダ１下■、ダ１下ｉおよび
＄２ＴＳ、５２ｒ２ＴＳ を発生してスイッチング素子
８〜１１に与える。ここでスイッチング素子８ａ〜８ｄ
は同一の構成を有し、スイッチング素子９ｅ〜９ｈ・は
同一の構成を有し、さらにまたスイッチング素子１０ａ
〜１０ｄは同一の構成を有し、スイッチング素子１１０
〜ｌｌｈは同一の構成を有する。入出力モード切換信号
ＴＳがＨレベルのとき、スイッチング素子１０ａ、９ｅ
はノ１イインピーダンス状態となり、スイッチング素子
８ａ。
＄２ＴＳ、５２ｒ２ＴＳ を発生してスイッチング素子
８〜１１に与える。ここでスイッチング素子８ａ〜８ｄ
は同一の構成を有し、スイッチング素子９ｅ〜９ｈ・は
同一の構成を有し、さらにまたスイッチング素子１０ａ
〜１０ｄは同一の構成を有し、スイッチング素子１１０
〜ｌｌｈは同一の構成を有する。入出力モード切換信号
ＴＳがＨレベルのとき、スイッチング素子１０ａ、９ｅ
はノ１イインピーダンス状態となり、スイッチング素子
８ａ。
９ｅはアクティブ状態となる。ここでクロック信号量１
がハイレベルであるときスイッチング素子８ａがアクテ
ィブ状態であり、スイッチング素子９ｅはホールド状態
となるけれども、スイッチング素子８ａ９ｅはライン５
ａに接続されているので、スイッチング素子８ａの状態
がライン５ａに導出される。クロック信号量１がＬレベ
ルになると、上述の状態がホールドされる。
がハイレベルであるときスイッチング素子８ａがアクテ
ィブ状態であり、スイッチング素子９ｅはホールド状態
となるけれども、スイッチング素子８ａ９ｅはライン５
ａに接続されているので、スイッチング素子８ａの状態
がライン５ａに導出される。クロック信号量１がＬレベ
ルになると、上述の状態がホールドされる。
その後、クロック信号量２が／１イレベルになると、ス
イッチング素子９ｅがアクティブとなり、スイッチング
素子８ａはホールド状態となる。したがってスイッチン
グ素子８ａの状態がライン５ａに導出される。こうして
残余のライン５ｂ〜５ｄに関しても同様である。
イッチング素子９ｅがアクティブとなり、スイッチング
素子８ａはホールド状態となる。したがってスイッチン
グ素子８ａの状態がライン５ａに導出される。こうして
残余のライン５ｂ〜５ｄに関しても同様である。
入出力モード切換信号ＴＳがＬレベルのときスイッチン
グ素子８ａ 、９ｅはノーイインピーダンス状態となり
、スイッチング素子１０ａ、ｌｉｅがアクティブ状態と
なる。そこでクロック信号ダ１がＨレベルであれば、ス
イッチング素子１０ａがアクティブ状態となりスイッチ
ング素子ｌｉｅはホールド状態となる。クロック信号ダ
２がＨレベルになると、スイッチング素子１０ａはホー
ルド状態となり、スイッチング素子ｌｉｅはアクティブ
状態となる。残余のライ１５ｂ〜５ｄに関しても同様で
ある。こうして出力端子６ａ〜６ｄの入力状態は第７図
（５）で示されるようになる。しだがって出力端子６ａ
〜６ｄでは第７図（６）で示されるように入出力モード
切換信号ＴＳがＨレベルであるとき出力動作が行なわれ
、Ｌレベルであるとき入力動作が行なわれ、各入出力状
態時クロック信号１１．９６２によって端子６ａ〜６ｄ
に接続されるライン３ａ〜３ｈが切換わりタイムシェア
リング動作が行なわれる。
グ素子８ａ 、９ｅはノーイインピーダンス状態となり
、スイッチング素子１０ａ、ｌｉｅがアクティブ状態と
なる。そこでクロック信号ダ１がＨレベルであれば、ス
イッチング素子１０ａがアクティブ状態となりスイッチ
ング素子ｌｉｅはホールド状態となる。クロック信号ダ
２がＨレベルになると、スイッチング素子１０ａはホー
ルド状態となり、スイッチング素子ｌｉｅはアクティブ
状態となる。残余のライ１５ｂ〜５ｄに関しても同様で
ある。こうして出力端子６ａ〜６ｄの入力状態は第７図
（５）で示されるようになる。しだがって出力端子６ａ
〜６ｄでは第７図（６）で示されるように入出力モード
切換信号ＴＳがＨレベルであるとき出力動作が行なわれ
、Ｌレベルであるとき入力動作が行なわれ、各入出力状
態時クロック信号１１．９６２によって端子６ａ〜６ｄ
に接続されるライン３ａ〜３ｈが切換わりタイムシェア
リング動作が行なわれる。
本発明は集積回路のインストラクションデータの試験の
ために実施することができるだけでなく、集積回路の内
部に複数の信号ラインが設けてあり、端子はその信号ラ
インの数よりも少ない数であるときに広く一般的に実施
することができる。
ために実施することができるだけでなく、集積回路の内
部に複数の信号ラインが設けてあり、端子はその信号ラ
インの数よりも少ない数であるときに広く一般的に実施
することができる。
効果
以上のように本発明によれば集積回路内に複数の信号ラ
インが設けであるときその信号ラインの数よりも少ない
端子数で各信号ラインからの信号を入力まだは出力の少
なくともいずれか一方を行なうことが可能に々る。
インが設けであるときその信号ラインの数よりも少ない
端子数で各信号ラインからの信号を入力まだは出力の少
なくともいずれか一方を行なうことが可能に々る。
第１図は本発明の一実施例のブロック図、第２図はマル
チプレクサ４の具体的構成を示す電気回路図、第３図は
スイッチング素子８ａを説明するだめの図、第４図はス
イッチング素子９ｅを説明するだめの図、第５図はスイ
ッチング素子１０ａを説明するための図、第６図はスイ
ッチング素子ｌｉｅを説明するための図、第７図は上述
の実施例の動作を説明するだめの波形図である。 １・・・処理回路、２・・・インストラクションデコー
ダ、３ａ〜３ｈ、５ａ〜５ｄ・・・信号ライン、４・・
・マルチプレクサ、６ａ〜６ｄ・・・端子、７・・・信
号源、８ａ〜８ｄ、９ｅ〜９ｈ、１０ａ〜ｌＯｄ、１１
ｅ〜ｌｌｈ・・・スイッチング素子 代理人 弁理士 西教圭一部 第１図 第３図 １０ａ 第５図 第４図 第６図
チプレクサ４の具体的構成を示す電気回路図、第３図は
スイッチング素子８ａを説明するだめの図、第４図はス
イッチング素子９ｅを説明するだめの図、第５図はスイ
ッチング素子１０ａを説明するための図、第６図はスイ
ッチング素子ｌｉｅを説明するための図、第７図は上述
の実施例の動作を説明するだめの波形図である。 １・・・処理回路、２・・・インストラクションデコー
ダ、３ａ〜３ｈ、５ａ〜５ｄ・・・信号ライン、４・・
・マルチプレクサ、６ａ〜６ｄ・・・端子、７・・・信
号源、８ａ〜８ｄ、９ｅ〜９ｈ、１０ａ〜ｌＯｄ、１１
ｅ〜ｌｌｈ・・・スイッチング素子 代理人 弁理士 西教圭一部 第１図 第３図 １０ａ 第５図 第４図 第６図
Claims (1)
- 【特許請求の範囲】 情報処理を行ない、複数の信号ラインを有する処理回路
と、 前記信号ラインの数よりも少ない数の端子と、信号ライ
ンと端子との間に介在され、複数の信号ラインを共通の
端子に接続し、制御信号によって導通、遮断するスイッ
チング素子と、スイッチング素子に制御信号を与え、端
子に共通に接続される複数のスイッチング素子を１つづ
つずらして導通する制御信号発生手段とを含むことを特
徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144254A JPS6035823A (ja) | 1983-08-05 | 1983-08-05 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144254A JPS6035823A (ja) | 1983-08-05 | 1983-08-05 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035823A true JPS6035823A (ja) | 1985-02-23 |
Family
ID=15357819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144254A Pending JPS6035823A (ja) | 1983-08-05 | 1983-08-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165665A (ja) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1983
- 1983-08-05 JP JP58144254A patent/JPS6035823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165665A (ja) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
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