JPS603658B2

JPS603658B2 - デイジタル保護制御装置

Info

Publication number: JPS603658B2
Application number: JP52111220A
Authority: JP
Inventors: 充山浦; 順一稲垣
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-09-17
Filing date: 1977-09-17
Publication date: 1985-01-30
Also published as: JPS5445550A

Description

【発明の詳細な説明】本発明は、ディジタル計算機によりプロセスの保護制御
を行なうディジタル保護制御装置に関する。

近年、ミニコンピュータやマイクロコンピュータの発達
によって、これらの小型ディジタル計算機はプロセスの
保護制御用に広範囲に使われ始めている。

このような保護制御用に用いられる小型ディジタル計算
機においては、保護制御の面から高速処理を要求される
ことが多い。この要求に答えるためには、中央演算処理
装置（以下ＣＰＵと呼ぶ）の処理速度を上げると共に、
周辺装置、とりわけ記憶装置（メモリ）の応答速度を上
げる必要がある。ＣＰＵの処理速度は、ＮチャンネルＭ
ＯＳ型やバィポーラ型ＩＣの採用によって数１皿ｓ〜数
１０伍ものオーダーであるのに対し、メモリの応答速度
は、半導体メモリを例に採ると、その種類に応じて数１
仇Ｓ〜数仏ｓと幅広い範囲にある。このようなＣＰＵと
メモリを組み合わせてディジタル計算機を構成するとき
、保護制御装置の機能や用途によっては応答速度の遅い
種類のメモリを使わざるを得ない場合がある。

このような場合、ディジタル計算機の処理速度は自ずと
、メモリの応答速度に支配されることになり、高速のＣ
ＰＵを用いたとしてもその高速性を充分に発揮できずデ
ィジタル計算機の処理速度をＣＰＵの性能以下に落して
いるのが現状である。このような例のいくつかを以下に
述べる。通常、ディジタル計算機においては保護制御用
に組まれたプログラムは変更の必要がないので、読み出
し専用メモリ（ＲＯＭ）に、そして、可変データは読み
出し、書き込みを自由に行なえるように読み書きの自由
なメモリ（ＲＡＭ）に記憶される。

プログラムの記憶用にＲＯＭを使用する理由は、電源が
喪失しても記憶内容を失なわないためであってＲＡＭに
記憶させた場合は、電源の喪失によって記憶内容が失な
われるからである。このＲＯＭには、メモリー製造時に
記憶内容を確定させるもの（マスクＲＯＭ）とユーザー
によるプログラム可能なもの（ＰＲＯＭ）があり、更に
、ＰＲＯＭには、記憶内容の消去可能なもの（ＥＰＲＯ
Ｍ）と、そうでないものとがある。

これらのＲＯＭのうち、消去不可能なＲＯＭを使用する
場合は記憶内容の変更が必要になったとすると、新たな
ＲＯＭに書き込まねばならず非常に不経済である。しか
し、ＥＰＲＯＭを使用した場合、記憶内容の変更は、通
常、紫外線または電気的に全記憶内容を消去したのち、
再度書き込むことにより可能である。この変更は何度も
可能であるので素子にむだがなく経済的である。しかし
ながらＥＰＲＯＭの応答速度は、通常、消去不可能なＲ
ＯＭのそれより遅く、高度のＣＰＵを用いる場合には、
ＣＰＵの処理速度をおとして用いなければならない。ま
た、データは読み出し、書き込みとも可能なようにＲＡ
Ｍに記憶されるが、ＲＡＭは電源の喪失により記憶内容
を失なう。

それ故、通常、ディジタル計算機はバックアップ用の電
源をもつが、これは装置が大掛りとなる。この電源喪失
時の揮発性を解決するＲＡＭとして、不揮発性ＲＡＭと
呼ばれるものがある。この不揮発性ＲＡＭは、通常は普
通のＲＡＭと全く同じ働きをするが、電源が喪失した場
合でも、内容を記憶しておくことができ、電源が回復す
れば、電源喪失前の状態にもどることが可能である。し
かしながら現状ではこの不揮発性ＲＡＭの応答速度は遅
く、高速のＣＰＵを用いる場合は処理速度を落して用い
なければならない。以上のように、応答速度の遅いメモ
リを「高速処理の可能なＣＰＵと組み合わせてディジタ
ル計算機を構成するときには、ＣＰＵの処理速度を落と
さねばならず、ＣＰＵの高速処理の性能が十分発揮でき
ない。

それゆえ、高速処理を必要とする保護制御装置では、応
答速度の遅いメモリは使用できなかった。本発明は、以
上の点を鑑み、応答速度の遅いメモリを使用する場合で
も、演算処理装置の処理速度をおとすことなく、高速処
理可能なディジタル保護制御装置を提供することを目的
とする。

第１図は本発明の一実施例を示す。第１図において、保
護制御対象プロセスの状態量は、入力レジスタ５を介し
てＲＡＭ３に直接、一定周期で書き込まれる。このＲＡ
Ｍ３は応答速度が遠く、ＣＰＵＩの処理速度に追従可能
なメモリである。また、前記書き込みは、入力制御回路
４によって制御される。保護制御用のプログラムはＥＰ
ＲＯＭＩＯに記憶されるが、このＥＰＲＯＭＩ川ま紫外
線による消去が可能な応答速度の遅いメモリである。Ｅ
ＰＲＯＭＩＯの内容はメモリ転送制御回路９の制御によ
って前記ＲＡＭ３に書き込まれる。ＣＰＵＩは前詐取Ａ
Ｍ３に記憶されているプロセス状態量とプログラムをコ
モンバス６を介して取り入れ、保護制御を行なうが、Ｒ
ＡＭ３の読み出し、書き込みの制御は、ＣＰＵＩからの
制御信号により制御されるメモリコントロールユニット
（ＭＣＵ）２によって行なわれる。以上、ＭＣＵ２，Ｒ
ＡＭ３、メモリ転送制御回路９、ＥＰＲＯＭＩＯがメモ
リ部２０を構成する。ＣＰＵＩのプログラム処理結果は
前記コモンバス６を介して、出力レジスタ８に入力され
る。この出力レジスタ８はＣＰＵＩからの制御信号によ
り制御されるデバイスコント。−ルユニット（ＤＯＵ）
７により制御される。プログラム処理結果は、出力レジ
スタ８から外部出力装置に出力されるとともに、出力デ
コーダ１２に入力される。この出力デコーダー２はプロ
グラム処理結果をデコードして、このプログラム処理結
果が保護制御対象プロセスの定常状態を示すときは“０
”を、又、異常状態を示すときは“１”を出力し、フリ
ツプフロツプ（Ｆ・Ｆ）１１のセット端子Ｓに入力する
。このＦ・ＦＩＩのリセット端子Ｒは、保護制御対象プ
ロセスが異常状態になり、その異常状態を保護制御装置
が処置をして、定常状態にもどったとき外部装置からの
制御終了信号“１”を入力し、その他のときは“０”を
入力している。Ｆ・ＦＩＩは、Ｓ入力及びＲ入力が“０
”から“１”の変化により、各々Ｑ及びＱ出力が“１”
となる。Ｆ・ＦＩＩのＱ出力は、タイミングジエネレー
タ１３の出力Ｃ２とともにＯＲゲート１５に入力し、Ｏ
Ｒゲート１５の出力は、ＣＰＵＩのクロック駆動信号と
して、ＣＰＵＩに入力する。このクロック駆動信号は“
１”のときクロックを駆動する。Ｆ・ＦＩＩのＱ出力は
、タイミングジェネレータ１３の出力ＣＩとともにＡＮ
Ｄゲート１４に入力しかつ、タイミングジエネレータ
１３の出力Ｃ３とともにＡＮＤゲート１６に入力する。
ＡＮＤゲート１４と１６の出力は、各々前記入力制御回
路４と前記メモリ転送制御回路９の制御を行ない、出力
“１”でイネーブルとなる。ここで、保護制御対象プロ
セスが定常状態にあるときの第１図の実施例の応動説明
を第２図を用し、て行なう。

第２図のａはタイミングジェネレータ１３のＣＩ端子出
力波形ｂはＣ２端子出力波形、ｃはＣ３端子出力波形で
ある。タイミングジェネレータ１３は、例えばシリアル
イン・パラレルアウト用のＩＣ素子で構成でき、周期Ｔ
は保護制御対象プロセスの制御の必要性から決まってく
る。プロセスの定常状態では出力デコーダ１２の出力が
“０”、制御終了の信号も“０”であるので、Ｆ・ＦＩ
ＩのＱ出力は“０”、Ｑ出力は“１”である。故に、Ａ
ＮＤゲート１４の出力とＡＮＤゲート１６の出力は、各
々ａとｃの出力波形と同じになる。従って入力制御回路
とメモリ転送制御回路の制御は各々ａとｃのタイミング
で行なわれ、プロセス状態量のＲＡＭ３への書き込みは
ら〜しの期間、又、ＥＰＲＯＭＩＯからＲＡＭ３へのプ
ログラムの転送はｔ２〜上３の期間行なわれる。又、Ｏ
Ｒゲート１５の出力はｂの波形となり、クロック駆動信
号が“１”のときクロック駆動のため、ＣＰＵＩはｂの
タイミングでｔ，〜ｔ２の期間、保護制御用プログラム
の処理を行なう。このように、プロセスの定常状態では
、プロセス状態量のＲＡＭ３への書き込みとＲＡＭ３に
記憶されたプログラムの処理によるＲＡＭ３の使用時間
外のＲＡＭ３の空き時間を利用して、低速のＥＰＲＯＭ
ＩＯから高速のＲＡＭに一定周期でプログラムを転送す
る。

この転送によって、ＣＰＵ１は高速のＲＡＭ３に記憶さ
れたプログラムを使い、プ。

グラム処理を高速に行なうことが可能であると同時にＲ
ＡＭの記憶内容が雑音などによって変化しても常に正し
く書き変えられるので、高信頼度のディジタル保護制御
装置にすることができる。次に、保護制御対象プロセス
が異常状態になったときの第１図の実施例の応動説明を
第３図で行なう。第３図のｄはＡＮＤゲート１４の出力
波形であり、入力制御回路４の制御波形である。

ｅはタイミングジェネレータ１３のＣ２出力波形、ｆ‘
ま出力デコーダ１２の出力波形、ｇはＦ・ＦＩＩのＱ出
力波形ｈはＯＲゲート１５の出力波形であり、ＣＰＵＩ
の制御波形、ｉは制御終了信号の波形、そしてｉはＡＮ
Ｄゲート１６の出力波形であり、メモリ転送制御回路
の制御波形である。第３図においてｄに示すし〜Ｌの期
間、プロセスの状態量はＲＡＭ３に書き込まれる。続い
てｅに示すｔ，〜ｔ４の期間ＣＰＵＩは、ら〜ｔ，にＲ
ＡＭ３に書き込まれたプロセスの状態量を、ＲＡＭ３に
記憶されているプログラムを用いて処理する。この処理
の結果、プロセスの状態が異常と判定されると、ＣＰＵ
Ｉの処理結果が外部出力装置に出力されて、外部制御装
置により必要な措置がとられるが、更に詳細なプロセス
状態の判定や、引き続いて取られるべき必要な措置の判
定のために、ＣＰＵＩは引き続きプログラム処理を行な
う。この様子を第３図のｆ〜ｈに示す。ＣＰＵＩの処理
結果は外部出力装置に出力されるとともに出力デコーダ
１２に入力されて、デコードされる。そしてプロセスの
異常のために、ｆに示す上２〜ｔ３の期間出力デコーダ
１２は“１”を出力する。この出力はＦ・ＦＩＩのＳ端
子に入力し、その結果Ｑ出力はｇに示すように“１”に
なり、Ｑ出力は“０”となる。Ｆ・ＦＩＩのこの状態は
Ｒ端子に“１”が入力するまで続く。Ｑ出力が“１”で
あるために、ＯＲゲート１５の出力は、時刻Ｌ‘こおい
てＣ２出力が“０”になるにもかかわらず、ｈに示すよ
うに“１”を出し続けるので、ＣＰＵはプログラム処理
を続けることができる。一方、Ｑ出力は“０”の状態を
続けることになるのでＡＮＤゲート１４と１６の出力は
それぞれｄとｊに示すように“０”の状態を続ける。従
って、入力制御回路４及びメモリ転送制御回路９はその
期間働くことができない。プロセスの異常状態に必要な
措置が全てとられ、プロセスが定常状態にもどると、制
御装置から制御終了信号がｉに示す時刻ｔ５において出
力される。この制御終了信号は、Ｆ・ＦＩＩのＲ端子に
入力してＱ出力を“０”、Ｑ出力を“１”にする。その
結果、ｈに示すように、ＯＲゲート１５の出力が“０”
となり、ＣＰＵＩのプログラム処理は終了し、又Ｑ出力
が“１”となったのでＡＮＤゲート１６出力は、Ｃ３端
子からの入力に依ることになりｉに示すように時刻ｔ５
において“１”となって、プログラム転送を開始する。
このように、プロセスが異常状態になったときは、プロ
セス状態量のＲＡＭ３への書き込みも又低速のＲＯＭか
ら高速のＲＡＭへのプログラム転送も行なわずに、処理
プログラムを高速のＲＡＭを用いて行なうことにより、
プロセスの保護制御を高速に行なうことができ、プロセ
スの定常化によりプログラム転送を開始する。

以上説明したように、本構成によれば、応答速度の遅い
メモリをプログラム記憶用に使用したとしても、応答速
度の速いＲＡＭが使用されていない時に、この高速のＲ
ＡＭにプログラムを書き込むことによって、ＣＰＵの実
質の処理速度をおとすことなく、ディジタル保護制御装
置の高速処理が可能である。

次に、本発明の他の実施例について説明する。

第４図は第１図におけるメモリ部２０の他の実施例であ
り、保護制御用ディジタル計算機の他の構成要素は第１
図に同じであるので説明を省略する。第４図において、
保護制御対象プロセスの状態量は応答速度の速いＲＡＭ
３に直接書き込まれ、保護制御用のプログラムは応答速
度の遠いＲＯＭＩＯ′に記憶される。

これらのＲＡＭ３とＲＯＭＩＯ′はＭＣＵ２によって制
御される。不揮発性ＲＡＭ３′は、応答速度は遅いが電
源喪失時にもその内容を矢なわないＲＡＭであり、プロ
セスの保護制御上の設定値を記憶する。この不揮発性Ｒ
ＡＭ３′の内容はメモリ転送制御回路９の制御によって
前記ＲＡＭ３に書き込まれる。本構成例のディジタル計
算機の制御は、第２図及び第３図に示すタイミングと全
く同一のタイミングで制御を行なうことができるので、
第４図におけるメモリ転送制御回路９の制御は第２図に
おけるｃ及び第３図におけるｉのように行なわれる。従
って、プロセスの定常状態ではプロセス状態量のＲＡＭ
３への書き込みとＲＡＭ３′に記憶されたプログラム処
理とによるＲＡＭ３の使用時間外のＲＡＭ３の空き時間
を利用して、低速の不揮発性ＲＡＭ３′の内容が高速の
ＲＡＭ３に転送される。そしてプロセスの異常状態では
この転送を行なわない。以上説明したように、本構成に
よれば、応答速度の遅いメモリを設定値記憶用に使用し
たとしても、応答速度の速いＲＡＭが使用されていない
時にこの高速のＲＡＭに設定値を書き込むことによって
ＣＰＵの実質の処理速度をおとすことなく、ディジタル
保護制御装置の高速処理が可能である。

以上、第１図および第４図に示した本発明の実施例にお
いては、プロセス状態量の高速ＲＡＭへの書き込みがＣ
ＰＵのプログラム処理の間には行なわれない、いわゆる
バーストモードでのダイレクトメモリアクセス（ＤＭＡ
）で説明した。

このバーストモードは大量の入力を処理する場合に使わ
れるが通常はＣＰＵの処理能力をあげるためにプロセス
状態の高速ＲＡＭへの書き込みと、ＣＰＵのプログラム
処理を並行して行なうサイクルスチールモ−ドでＤＭＡ
が使われる。次に、このサイクルスチールモードでのＤ
ＭＡを行なう場合の実施例を示す。第５図に本発明の他
の実施例を示す。

第５図において、第１図と同一番号に該当するものは、
第１図に同一の構成要素を示すので、以下の説明では省
略する。入力制御回路４′はサイクルスチールモードで
のＤＭＡを行なう制御回路であって、ＣＰＵＩからＲＡ
Ｍ３を使用しているかどうかの信号を受けて、入力レジ
スタ５、ＲＡＭ３及びＭＣＵ２を制御する。このＤＭＡ
は、一定周期で行なわれようとするが、ＣＰＵがＲＡＭ
３を使用しているときは、その終了までＤＭＡ起動は待
たされる。逆に、ＤＭＡが行なわれているときに、ＣＰ
ＵＩからＲＡＭ３使用の要求が出たときは、ＤＭＡ起動
中に出されるＭＣＵ２のインヒビツト信号によって、Ｃ
ＰＵＩは待たされる。このように、先行優先の形でサイ
クルスチールモードのＤＭＡを行なうことができる。タ
イミングジエネレータ１３′は、第６図に示す周期Ｔの
タイミング波形を出力し、前記入力制御回路４′とＣＰ
ＵＩとメモリ転送制御回路９を制御する基本信号を発生
する。このタイミングジェネレータ１３′のＣＩ出力端
子の出力はＦ・ＦＩＩのＱ出力とともにＯＲゲート１５
に入力し、ＯＲゲート１５の出力が前記入力制御回路４
′とＣＰＵＩの制御信号になる。また、タイミングジェ
ネレータ１３のＣ２出力端子の出力はＦ・ＦＩＩのＱ出
力とともにＡＮＤゲート１６に入力し、ＡＮＤゲート１
６の出力がメモリ転送制御回路９の制御信号になる。こ
こで、保護制御対象プロセスが定常状態にあるときの第
５図の実施例の応動説明を第６図を用いて行なう。

第６図のけまタイミングジェネレータ１３′のＣＩ端子
出力波形、１はＣ２端子出力波形である。

プロセスの定常状態では、第１図で説明したように、出
力デコーダ１２の出力が“０”、制御終了の信号も“０
”であるので、Ｆ・ＦＩＩのＱ出力は“０”、Ｑ出力は
“１”になっている。故に、この状態では、ＯＲゲート
１５の出力波形は第６図のｋの、そしてＡＮＤゲート１
６の出力波形は第６図の１の波形と同じになる。従って
、前記入力制御回路４′とＣＰＵ１はｋのタイミングで
制御されることになり、ｔｏ〜ｔ，の期間にプロセス状
態量をＲＡＭ３に書き込むＤＭＡとＣＰＵＩのプログラ
ム処理が並行して行なわれ、サイクルスチールモードで
のＤＭＡが行なわれることになる。又、メモリ転送制御
回路９は１のタイミングで制御されることになり、ち〜
らの期間に、低速のＥＰＲＯＭＩＯから高速のＲＡＭ３
へのプログラム転送が行なわれる。次に、保護制御対象
プロセスが異常状態になったときの第５図の応動説明を
第７図で行なう。

第７図のｍはタイミングジェネレータ１３′のＣＩ出力
波形、ｎは出力デコーダー２の出力波形、ｏはＦ・ＦＩ
ＩのＱ出力波形、ｐはＯＲゲ−ト１５の出力波形であり
、入力制御回路４′とＣＰＵＩの制御波形、ｑは制御終
了信号の波形、そしてｒはＡＮＤゲート１６の出力波
形であり、メモリ転送制御回路９の制御波形である。第
３図において、ｍに示すｔ，〜ｔ４の期間、ＣＰＵＩが
プログラム処理を行なうのと並行してサイクルスチール
モードでのＤＭＡを行なうが、ＣＰＵＩのプログラム処
理の結果、プロセスの状態が異常と判定されて、ｎにお
ける時刻ｔ２に出力ヂコーダ１２の出力が“１”に立ち
上がる。そして出力デコード１２の出力“１”がＦ・Ｆ
Ｉ１のＳ端子に入力されるとＦ・ＦＩＩのＱ出力はｏに
示すように“１”となる。このＱ出力“１”はＯＲゲー
ト１５に入力されるので、時刻ｔ４において、タイミン
グジェネレータ１３′のＣＩ出力は“０”になるにもか
かわらず、ＯＲゲート１５の出力はｐに示すように“１
”であり続ける。従って、ＣＰＵＩと入力制御回路４′
は働き続けることができて、プロセスの異常状態の状態
量を用いて、プロセスの異常状態に必要な措置や更に詳
細なプロセスの異常状態の判定を行なうことができる。
一方、出力デコード１２の出力“１”がＦ・ＦＩＩのＳ
端子に入力すると、Ｑ出力は“０”になる。その結果、
タイミングジェネレータ１３′のＣ２出力の如何にかか
わらずＡＮＤゲート１６の出力はｒに示すように“０”
になる。従って、プロセスの異常状態中はプログラム転
送は行なわれない。このプロセスの異常状態に必要な全
ての措置がとられ、プ。セスが定常状態にもどると、制
御装置からｑに示す時刻ｔ５において制御終了信号が出
力される。この制御終了信号はＦ・ＦＩ１のＲ端子に入
力してＱ出力を“０”、Ｑ出力を“１”にする。その結
果、ｐに示すように、ＯＲゲート１５の出力が“０”
となり、ＣＰＵＩのプログラム処理とプロセス状態量の
ＤＭＡは終了する一方、Ｑ出力が‘‘１”となって、Ａ
ＮＤゲート１６の出力がＣ２出力に依ることになり、ｒ
に示すようにＡＮＤゲート１６の出力が“１”になるの
で、プログラム転送が開始される。以上のように、プロ
セスの定常状態にあってはプロセスの状態量のサイクル
スチールモードでのＤＭＡを行なうことで、ＣＰＵＩの
プログラム処理能力を高めることができるとともに、Ｒ
ＡＭの空き時間を利用してプログラム転送を行なうこと
で、ＲＡＭ内容が雑音などにより変化しても常に正しく
書きかえられるので、高信頼度のプログラムメモリとし
てＲＡＭを使用することができる。

一方、プロセスの異常状態にあっては、ＣＰＵＩのプロ
グラム処理が延長されて、サイクルスチールモードでＤ
ＭＡされるプロセス状態量が高速に処理されて、プロセ
スの高速の保護制御が行なえる。以上説明したように、
本構成によれば、第１図の実施例と同様に、応答速度の
遅いメモリをプログラム記憶用に使用したとしても、応
答速度の遠いＲＡＭが使用されていない時に、この高速
のＲＡＭにプログラムを書き込むことによってＣＰＵの
実質の処理速度を落すことなく、ディジタル保護制御装
置の高速処理が可能である。

第５図のメモリ部２０に対して第４図に示すメモリ部２
０を使用しても、第１図で行なったと同様に第６図及び
第７図に示すタイミングで制御することが可能である。

従って、プロセス状態量のサイクルスチールモードでの
ＤＭＡを行なう場合でも、応答速度の遅いメモリを設定
値記憶用に使用したとしても応答速度の速いＲＡＭが使
用されていない時に、この高速のＲＡＭに設定値を書き
込むことによって、ＣＰＵの実質の処理速度をおとすこ
とがなく、ディジタル保護制御装置の高速処理が可能で
ある。以上の本発明の構成例では、応答速度の遅いメモ
リとして紫外線消去可能なＥＰＲＯＭと不揮発ＲＡＭを
取りあげたが、応答速度の遅いメモリ全てに本発明が適
用できる。

又、本発明の構成例では、応答速度の遅いメモリから高
速のＲＡＭへの内容転送に専用バスを用いたが、コモン
バスを使用しても制御可能なことは明らかである。

また、以上の説明では命令とデータが同一バスを介して
転送されるュニバス方式のディジタル計算機を例にあげ
たが、本発明はこれに限定されるものではなく、データ
と命令が各々独立したバスを介し転送されるものでもよ
い。

以上の説明では、応答速度の遅いメモリから高速ＲＡＭ
への内容転送を停止し、ＣＰＵがプログラム処理時間を
延長する場合として、保護制御対象プロセスの異常状態
を例にとっているが、本発明におけるＣＰＵのプログラ
ム処理時間の延長は上述のような異常状態の処理を行う
だけに限るものではなく、例えば定常状態とはわずかに
状態が変化したとき、単に警報を出すだけのプログラム
処理を行なう場合や、プロセス状態量を記録するため、
出力装置にこの状態量を出力するためのプログラム処理
を行なう場合のように、プロセスの定常状態において保
護制御に必要な機能を果すためにＣＰＵのプログラム処
理時間の延長を行なう場合にも、明らかに、本発明は適
用できる。

また、プログラム処理時間が長くなって、次の制御サイ
クルに入るような場合には、タイミングの発生をクリア
‐して制御サイクルの最初から始めるようにすることも
可能である。以上説明したように、本発明によれば、応
答速度の遅いメモリを使用する場合でもＣＰＵの処理速
度をおとす必要がなく、ディジタル保護制御装置の高速
処理が可能である。

【図面の簡単な説明】

第１図は本発明のディジタル保護制御装置の一実施例を
示す図、第２図及び第３図は第１図の応動を示すタイミ
ングチャート、第４図、第５図は本発明の他の実施例を
示す図、第６図及び第７図は第５図の応動を示すタイミ
ングチャートである。３…・・・ＲＡＭ、９及び９′・・・・・・メモリ転送
制御回路、１０・・・・・・ＥＰＲＯＭ、１０′・・
・・・・ＲＯＭ、１１・・・…Ｄーフリツプフロツブ
、１３，１３′……タイミングジェネレータ、２０……
メモリ部。第２図第１図第３図図寸船図山，舵図 ○ 舷図ト舷

Claims

【特許請求の範囲】

１演算処理装置と、この演算処理装置の処理速度に追
従可能な応答速度をもつ高速ランダムアクセスメモリと
、これに比し遅い応答速度をもつ低速メモリとを備え、
前記演算処理装置による保護制御のためのプログラム処
理と、前記低速メモリの内容の前記高速ランダムアクセ
スメモリへの転送とを時分割的に実行し、前記プログラ
ム処理の量に応じて前記転送の量を制御することを特徴
とするデイジタル保護制御装置。