JPS603711B2 - 読み出し専用記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、読み出し専用記憶装置に関し、特に、高密
度化を達成し得る固定マスク読み出し専用記憶装置（以
下、ＲＯＭと云う）のメモリセルの大容量化を期するよ
うにしたものである。

従来の半導体における複数の絶縁ゲート型電界効果トラ
ンジスタ（以下、ＭＩＳＦＥＴと略する）からなる固定
マスクＲＯＭは半導体基板上に極めて高密度にＭＩＳＦ
ＥＴメモリセルを配置していた。第１図に従来の固定マ
スクＲＯＭの一例として、２×２ビット構成の相補型構
成におけるＭＩＳＦＥＴＲＯＭの回路を示す。この第１
図における１０１，１０２はＰチャネルのＭＩＳＦＥＴ
、１ ０３，１ ０５はＮチヤネルのＭＩＳＦＥＴ、１
０６，１０７はアドレス線（Ａ１，Ａ２）である。

また、１０８，１０９はビット線（データ読み出し線Ｂ
１，Ｂ２）である。第２図は第１図のメモリセル部分の
平面図（パターン図）を示したものであり、第２図にお
ける２０１，２０２がＮ型高濃度拡散層（以下、Ｎ型拡
散層と云う）で、ビット線であるとともに、ドレイン領
域でもある。また、２０３はＮ型拡散層で、接地線であ
るとともに、ソース領域でもある。

そして、２０４〜２０６は絶縁物が薄く形成されていて
、Ｎ型拡散層２０１，２０２と接地線２０３間の肌ＳＦ
ＥＴを構成しており、そのしきい値ＶＴ電圧以上の電圧
がその上に印加されれば、ドレインとソースが導適する
ようになっている。さらに、２０７，２０８はアドレス
線の金属配線であり、かつゲート電極である。

そして、２０９はＮチャネルのＭＩＳＦＥＴのＰ型基板
領域（この場合は拡散層）である。ここで、説明を第１
図に戻すと、第１図におけるＰチャネルのＮ虹ＳＦＥＴ
１ ０ １と１ ０２はそれぞれソース側が電源（電圧
ＶＤｏ）に接続され、ドレイン側がビット線１０８と１
０９に接続されており、そのゲートにはプリチヤージ用
信号中Ｐが加わっている。

これらのＭＩＳＦＥＴＩＯＩと１０２はゲートに「Ｌ」
レベル（低電圧）が加わると導通し、「Ｈ」レベル（高
電位）が加わると非導通となる。Ｎチャネルの肌ＳＦＥ
ＴＩ０３は、ゲートがアドレス線１０６に、ドレイン側
はビット線１０８（ＢＩ）にそれぞれ接続されていると
ともに、ソース側は接地されている。

また、ＮチャネルのＭＩＳＦＥＴＩ０４のゲートはアド
レス線１０６に接続され、ドレィン側はビット線１０９
に接続され、さらに、ソース側はアースされている。さ
らに、ＮチャネルのＭＩＳＦＥＴＩ０５のゲートはアド
レス線１０７に接続され、ドレィン側はビット線１０９
に接続され、ソース側はアースされている。これらのＮ
チャネルのＭＩＳＦＥＴＩ０３〜１０５はゲートに「Ｈ
」レベル（高電位）が加わると導通し、「Ｌ」レベル（
低電位）が加わると非導通となるものである。いま、第
１図の固定マスクＲＯＭを動作させて、記憶情報を読み
出すには、まず、アドレス線１０６，１０７を「Ｌ」レ
ベルにして、各メモリセルのＮチャネルのＭＩＳＦＥＴ
Ｉ０３〜１０５を非導通にしておく。

次に、ＰチャネルのＭＩＳＦＥＴＩＯ１，１０２のゲー
トに加えられている信号線ＪＰの電位を「Ｌ」レベルに
して導速させ、ビット線１０８と１０９を電源の電圧Ｖ
。

Ｄのレベル（「１」レベル）に充電する。このビット線
１０８，１０９の充電後、信号線◇Ｐの電位を「ＨＪレ
ベルにしてＭＩＳＦＥＴＩＯ１，１０２を非導通とする
。次いで、アドレス線１０６と１０７のうちの任意の１
本、たとえば、アドレス線１０６（ＡＩ）を「Ｈ」レベ
ルにすることにより、ＮチャネルのＭＩＳＦＥＴＩ０３
と１０４が導通し、ビット線１０８と１０９に充電され
ていた電荷がこのＭＩＳＦＥＴＩ０３，１０４を通して
アースに放電される。これにより、ビット線１０８，１
０９は接地レベル（「０」レベル）となり、アドレス線
１０６（ＡＩ）に対応した記憶データ（メモリセルのＭ
ＩＳＦＥＴの有無に対応する）がビット線１０８（ＢＩ
），１０９（Ｂ２）に出力されることにな３る。また、
アドレス線１０７１（Ａ２）が「Ｈ」レベルになると、
ＮチヤネルのＭＩＳ ＦＥＴＩ ０５のみが導通し、ビ
ット線１０８（ＢＩ）は「１」レベル、ビット線１０９
は「０」レベルとなり、出力４される。

このように、アドレス線に対応したメモリ内のＭＩＳＦ
ＥＴの有無により、ビット線の「１」または「０」レベ
ルが出力され、これにより、記億データを読み取ること
ができる。

この種のメモリセル構成においては、１つのＭＩＳＦＥ
Ｔの有無によって２値（「１ぃ「０」）の情報だけが得
られ、大容量化を達成するためには、メモリセル内のＭ
ＩＳＦＥＴや各寸法の縮小化を計らねばならず、生産性
、コスト「微細化などの面で困難な面が多い。

この発明は、上記従来の欠点を除去するためになされた
もので、１つのメモリセルの肌ＳＦＥＴに２値以上の情
報を記憶させることにより、各寸法の縮小を計ることな
く、大容量化を達成でき、ひいては生産性、コスト、微
細化などの面でも有利となる読み出し専用記憶装置を提
供することを目的とする。

以下、この発明の読み出し専用記憶装置の実施例につい
て図面に基づき説明する。

第３図はその−実施例の構成を示す回路図であるが、こ
の第３図の回路構成の説明に先立ち、第３図に使用され
ている異なるしきい値を有する肌ＳＦＥＴについて根斑
盃することにする。ＭＩＳＦＥＴのソースとドレィンが
導適するためには、このＭＩＳＦＥＴがもつしきし、値
ＶＴ以上の電圧をゲートに印加することによりト達成さ
れるわけであるが、このしきし、値ＶＴを示す概算式は
一般に次の｛１）式のようになる。

Ｖ’＝？ＭＳ十２？Ｆ十総ＱＳＳ，．．，．．【，）こ
の式において、ぐＭｓ：ゲート金属−Ｓｉ仕事関数差、 ？Ｆ ：基板のフェルミレベル・ ｔｏｘ：ゲート絶縁膜の厚さ、 ごｏｘ：ゲート絶縁膜の誘電率、 Ｑｓｓ：表面電荷密度、 である。

この｛１’式から、しきし、値Ｖｒを変える方法として
、以下に列挙する方法がある。

‘１１ ゲート電極材料の仕事関数◇Ｍｓを変える方法
（たとえば、Ａ夕，Ｓｉ，Ｍｏなど）、｛２） ゲート
絶縁膜の厚さｔｏｘを変える方法、【３’絶縁膜の譲亀
率ごｏｘを変える方法（たとえば、ＳｉＱ，Ｓｉ３Ｎ４
，Ａそ２０３など）、【４１ 基板の不純物濃度ＮＡを
変える方法（ぐＦ）、■ 表面準位の数Ｎｓｓを変える
方法（たとえば、ゲート絶縁膜の種類を変える、アニー
ル条件を変えるなど）がある。

ここで、しきし、値ＶＴ電圧制御の容易さ、制御範囲の
広さ、再現性の良さの利点をもつイオン注入法を用いて
基板の表面の不純物濃度を変える方法を例にとると、Ｐ
型基板の比抵抗３〜４０１弧、絶縁膜厚１０００Ａでゲ
ート電極Ａその場合のしきし、値ＶＴはＩＶ程度、ゲー
ト部分の基板表面へのボロン不純物を３〜４×１びｌｉ
ｏｎｓ／仇程度イオン打ち込みした後のしきし、値ＶＴ
の変化分△ＶＴは２Ｖ程度となり、イオン打ち込みの有
無により、Ｚしきい値ＶＴがＩＶと３Ｖとの２種類のＭ
ＩＳＦＥＴが作れるわけであるが、原理的には、イオン
打ち込み量によって無限段階のしきし、値ＶＴ制御が可
能である。

上述のようにして作られる異なるしきし、値ＶＴＺをも
つＭＩＳＦＥＴを用いてこの発明の読み出し専用記憶装
置が構成されているもので、以下、第３図を参照してこ
の発明の実施例について説明する。

この第３図では、第１図と同様に、２本のアド２レス線
と２本のビット線からなるＲＯＭを例示している。

第３図において、３０１，３０２はそれぞれＰチャネル
のＭＩＳＦＥＴであり、３０３〜３０５はＮチャネルの
ＭＩＳ ＦＥＴメモリセルである。ＭＩＳ ＦＥＴ３
０ ３〜３ ０ ５のうち、ＭＩＳ２ＦＥＴ３０３のし
きい値はＶＴ，、ＭＩＳＦＥＴ３０４，３０５のしきし
、値はそれぞれＶＴ２とする。また、３０６，３０７は
それぞれアドレス線（ＡＩ，Ａ２）であり、３０８，３
０９はそれぞれビット線３０８，３０９（Ｂ１，Ｂ２）
であ３る。これらのＭＩＳＦＥＴ３０１〜３０５、アド
レス線３０６，３０７、ビット線３０８，３０９とによ
りメモリセル構成は各部材の符号が異なるのみで、同一
構成をなすものであるから、ここではその接続関係の説
明を省略する。 ３ビット線３０８（ＢＩ
）、３０９（Ｂ２）はそれぞれ２ビットシフトレジスタ
３１０，３１１に接続されており、両２ビットシフトレ
ジスタ３１０，３１ １にはシフトレジスタ用クロック
配線３１４を通して、クロックＪが供給されるようにな
４つている。２ビットシフトレジスタ３１０，３１１の
出力端よりシフトレジスタ出力配線３１２，３１３を通
してバイナリデコーダ３１５，３１６に出力を転送する
ようになっている。

バィナリデコーダ３１５，３１６の出力端にはそれぞれ
／くィナリ出力配線３１７（ＢＩ１，Ｂ１２）、３１８
（Ｂ２１，Ｂ２２）が接続されている。次に、この発明
の読み出し専用記憶装置の動作について第４図のタイム
チャートを併用して説明する。

第１図の場合と同様にして、メモリセルから読み出され
たデータ（「１リ「０」レベル）はビット線３０８，３
０９を介して、２ビットシフトレジスタ３１０，３１１
に入力されようになっているわけである。この第３図の
メモリセルにおいて、ＮチャネルのＭＩＳＦＥＴ３０３
のしきし、値ＶＴ，、ＭＩＳＦＥＴ３０４，３０５のし
きし、値ＶＴ２に対して、第４図に示すように、アドレ
ス線３０６，３０７の電圧レベルがＶＧ，，ＶＧ２の２
レベルが用意されており、その関係は次のようになって
いる。

ＶＧ２＞ＶＴ２＞ＶＧ，＞ＶＴ， ……【
２｝この場合、しきい値ＶＴ，をもつＭＩＳＦＥＴ３０
３のゲート電圧がＶＧ，またはＶＧ２になると、このＭ
ＩＳＦＥＴ３０３は導通し、一方、しきし、値ＶＴ２を
もつＭＩＳＦＥＴ３０４，３０５は、そのゲート電圧が
ＶＧ，となっても非導通で、ＶＧ２になると導適するも
のである。

いま、アドレス線３０６，３０７が低電位（メモリセル
内のどのＭＩＳＦＥＴも導通しないレベル）で「Ｐチヤ
ネルのＭＩＳＦＥＴ３０１，３０２のゲート信号？Ｐ（
第４図参照）が高電位（ＭＩＳＦＥＴ３０１，３０２が
非導通の状態）とする。

次に、ＰチャネルのＭＩＳＦＥＴ３０１，３０２のゲー
ト電圧信号ＪＰを低電位にして、このＭＩＳＦＥＴ３０
１，３０２を導通させ、ビット線３０８，３０９を電源
の電圧Ｖｏｏレベルに充電し、次に、ゲート信号◇Ｐを
高電位にして、このＭＩＳＦＥＴ３０１，３０２を非導
通とする。次に、選択された１本のアドレス線、たとえ
ば、アドレス線３０６（ＡＩ）に対応するメモリ情報を
読み出す場合について考える。

まず「アドレス線３０６（ＡＩ）の電圧レベルをＶｃ，
とす０る。これにより、ＭＩＳＦＥＴ３０３のみが導通
し、ビット線３０８に充電されていた電荷はこのＭＩＳ
ＦＥＴ３０３を通してアースに放電され、ビット線３０
８１ま「０」レベルになり、ビット線３０９は「１」レ
ベルのままである。このとき、ビット線３０８の「０」
レベルとビット線３０９の「１」レベルの各レベルは２
ビットシフトレジスタ３１０，３１１へ、シフトレジス
タクロック用配線３１４を通して第４図に示すごとく加
えられるクロツク信号？の第１番目のクロックバルスに
より、上記各レベルが２ビットシフトレジスタ３１０，
３１１に読み込まれる。

次に、アドレス配線３０６のレベルをＶＧ２とすると、
メモリセル内のＭＩＳＦＥＴ３０３，３０４が導通し、
ビット線３０９の電荷はＭＩＳＦＥＴ３０４を通してア
ースに放電される。その結果、両ビット線３０８，３０
９はともに「０」レベルとなる。この両ビット線３０８
，３０９の「０」レベルは第４図のクロック信号◇の第
２番目のパルスで２ビットシフトレジスタ３１０，３１
１に読み込まれる。

このとき、２ビットシフトレジスタ３１０‘こは「０，
０」のデータが読み込まれていることになり、また、２
ビットシフトレジスタ３１１には「１，０」のデータが
読み込まれていることになる。このようにして、アドレ
ス線３０６の電圧ＶＧ，，ＶＧ２に対応したメモリの多
値情報が読み出すことが可能となる。

また、読み出されたデータをバイナリコード化するには
、各シフトレジスタ３１０，３１１のパラレル出力線、
すなわち、シフトレジスタ出力配線３１２，３１３をバ
イナリデコーダ３１５，３１６を用いて２ビットバィナ
川こ変換し、バィナリ出力配線３１７，３１８に出力す
る。

アドレス線３０７が選択される場合も同様な順序でＲＯ
Ｍデータを読み出すことができる。

バィナリデコーダ３１５，３１６の入出力関係は次の第
１表のようになっている。＜第１表＞ また、各アドレスに対応して読み出した出力（バィナリ
コード）は次の第２表のようになる。

＜第２表＞この第２表のように、しきい値ＶＴがＶＴ，
，ＶＴ２の２種類あるメモリセルでは、１つのＭＩＳＦ
ＥＴから３値の情報が得られる。

以上説明したように、上記実施例では、しきい値ＶＴを
２種類設定したメモリセルを作ることにより１つのＭＩ
ＳＦＥＴから３値の情報「０，０ハ「０，１」、「１，
０」が得られるので、従来のメモリセルの２値情報「０
，１」より１．針音の情報が得られる例を示したが、実
施に当たってはしきい値Ｖ，レベルは無限に考えられ、
それに対するアドレス線電圧を同様に作ることにより、
１つのＭＩＳＦＥＴメモリセルから多くの情報を読み出
し得る利点がある。

たとえば、ｎ個のしきし、値（ＶＴ．〜ＶＴｎ）を設定
し、それに対するアドレス電圧（ゲート電圧）をＶＧ，
〜ＶＧｎとして、次の‘３｝式の関係を作ると、Ｖｃｎ
＞ＶＴｎ＞ＶＧ（ｎ‐，）＞ＶＴ（ｎ‐，）・・・＞Ｖ
ｃ，＞ＶＨ……【３’メモリセルの情報量が１つのＭＩ
ＳＦＥＴから（ｎ＋１）個得られるようになる。

以上詳述したようにこの発明の読み出し専用記憶装置に
よれば、１つのメモリセルのＭＩＳＦＥＴから２値以上
の情報を得ることができるから、メモリセルを増加せず
に大容量マスクＲＯＭを実現できる利点があり、メモリ
の大容量化に極めて有利である。

また、各ビット線の情報を論理“１”，“０”の組み合
わせとして謙出すこの発明の装置においては、すべてを
ディジタル的に構成し得るので、構成が簡単になるとい
う効果を有する。

【図面の簡単な説明】

第１図は従来の固定マスクＲＯＭの回路図、第２図は第
１図の固定マスクＲＯＭにおけるメモリセル部分の平面
図「第３図はこの発明の読み出し専用記憶装置の一実施
例の回路図、第４図は同上読み出し専用記憶装置の動作
を説明するためのタイムチャートである。 ３０１〜３０５・・・ＭＩＳＦＥＴ ３０６，３０７…
アドレス線、３０８，３０９…ビット線、３１０，３１
１…２ビツトシフトレジスタ、３１２，３１３・・・シ
フトレジスタ出力配線、３１４・・・シフトレジスタ用
クロツク、３１５，３１６…バイナリデコーダ、３１７
，３１８…バイナリ出力配線。 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 各ビツト線と接地間に接続され、互いに異なるしき
   い値を有し、ゲートは共通のアドレス線に接続される複
   数の絶縁ゲート型電界効果トランジスタと、前記アドレ
   ス線にレベルの異なる電圧を順次印加する手段と、この
   電圧を印加する毎に各ビツト線の論理“１”，“０”の
   情報が入力されるシフトレジスタと、このシフトレジス
   タに蓄えられた情報をバイナリコードに変換する回路と
   を具備してなる読み出し専用記憶装置。