JPS6037639Y2 - 記憶装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、電源故障によりデータ誤りが生じてもそれを
修正可能にした記憶装置に関する。

各種電子計算機の開発、発展に伴ない処理プログラムや
データを格納するための記憶装置はあらゆるところに使
われるようになった。

又その容量も、ＩＣメモリの採用による低価格化と共に
益々大きくなる傾向にある。

かくして記憶装置の高信頼度化は電子計算機システムの
高信頼度化の一環として極めて重要である。

記憶装置の高信頼度化の手法としては、高信頼度部品の
採用、又はノ）−ドウエア障害によるデータ誤りがあっ
ても付加した冗長ビットにより修正し、外部からみた時
は誤りがないように見えるようにする方法の採用などが
ある。

記憶装置のデータ誤りの検出、誤りデータの修正方法と
してはパリティチェック、ハミングチェック等の手法が
知られている。

更に冗長ビットを増やすことにより特定データブロック
内の２ビット以上のデータ誤り検出、修正も可能であり
、又記憶装置を二重化、三重化することにより使用中の
記憶装置が多ビツトエラーによりダウンし°Ｃも記憶内
容を予備の記憶装置に移してデータ処理を続行すること
ができる。

本来処理プログラムやデータを格納する部分を情報ビッ
ト記憶部、該情報ビット記憶部からの読出しデータの誤
りを修正するための冗長ビットを格納する部分を冗長ビ
ット記憶部とし、該情報ビット記憶部と冗長ビット記憶
部を合わせたものを１記憶ブロツクとした時、該１記憶
ブロツク内の読出しデータ誤りは該記憶ブロック内の情
報ビット記憶部から読出しデータと冗長ビット記憶部か
らの読出しデータを組合せることによりエラー個所の指
摘、又はそのエラーデータを修正することが可能である
。

従来上記のような記憶ブロックに対する電圧供給は、１
つの直流電圧供給回路により行なわれていた。

従来の記憶装置に対する電圧供給方法の一例を第１図に
示す。

この図においてＭは記憶装置全体を示し、複数個の記憶
ブロックＢ。

、Ｂ１．Ｂ２．Ｂ３より構成される。

各記憶ブロックは情報ビット記憶部り。

、Ｄｌ、Ｄ２．Ｄ３と冗長ビット記憶部Ｃ８゜Ｃ□、Ｃ
２，Ｃ３を有する。

各ブロックに対する直流電源電圧はそれぞれ直流電圧供
給回路Ｖ。

、■、。Ｖ２．Ｖ３より供給される。

ブロックａ内に読出しデータ誤りがあるとブロックａ内
のデータＤ。

とデータＣ８を組合わせることにより、ブロックＢ。

単位でデータ誤りの個所又は該誤りデータの修正が可能
である。

他のブロックＢｔ＝ Ｂ２・・・・・・についても同様
である。

しかしながら本方式によると直流電圧供給回路Ｖｏが障
害をおこすとブロックａ内の殆んどのデータが誤まるこ
とになり、これでは修正不可能でシステムはダウンする
ことになる。

従って電源Ｖｏ、Ｖ１・・・・・・に対しては高い信頼
度が要求される。

第１図においては各記憶ブロックＢ。、Ｂ１・・・・・
・毎に直流電圧供給回路を用意したが全部の記憶ブロッ
クに対し１個の直流電圧供給回路により一括して直流電
圧を供給する方法も一般的である。

この場合電源が故障すると、当然全記憶ブロックにデー
タ誤りが発生することになる。

本考案は、かかる従来の記憶装置の欠点をなくすべく考
えられたものである。

第２図に本考案の実施例を示す。

本考案では各記憶ブロック内記憶素子を小さなデータグ
ループに分割し、各記憶ブロックから該データグループ
を１個づつ集めて記憶グループを作り、これらの記憶グ
ループ毎に直流電圧供給回路を別々に用意する。

第２図においてＭ＝ ＤＯ”Ｄ３．Ｃｏ−Ｃ５は第１図
におけるそれと同じである。

記憶装置Ｍは各記憶ブロックＢ。

、Ｂ□・・・・・・から小さなデータグループｇｏｏ９
ｇｏ１．・・・・・・９ｇ１ｏ９ｇ１□・・・・・・を
集めてなる記憶グループＧ。

、Ｇ１〜Ｇｎ・・・・・・に分割され、各記憶グループ
に対し互いに独立な直流電圧供給回路Ｕｏ、 Ｕｌ、・
・・・・・Ｕｎが用意される。

直流電圧供給回路Ｕ。

、Ｕｌ・・・・・・としては商用電源から給電される整
流回路が一般的であるが、単位メモリセル当りの消費電
力は益々僅小化されているので本考案では乾電池などの
電池を使用する。

電池は一般に所要数を直並列に接続して使用するから、
本考案のように記憶装置Ｍをデータグループｇ。

０９ ｇｏ□、・・・・・・に細分してその個々のデー
タグループに独立な電源を設けることは一見面倒なこと
のように思われるが、電池の場合は何ら煩瑣なことでは
ない。

また電源が電池であると、計算機本体などに給電する商
用電源が断になった場合もメモリ記憶内容を保持させる
ことができ、いわゆるバッテリサポートをすることがで
きる。

次にデータグループゐ。

９ｇｏ１・・・・・・のビット数は、採用する誤りデー
タ修正方式に依る。

この誤りデータ修正方式は現在は１ワード８バイトに対
し、１バイトのエラーが発生しても修正可能な方式例え
ばｂ − ａｄｊａｃｅｎｔｃｏｄｅ （ここでｂは４，８などの
数値、本例ではｂ＝８）が実用化されつつあるので、デ
ータグループ＆。

ｔｇｏ工・・・・・・のビット数はその８にする。

勿論８以下でもよいが電源数が増加する。８の場合の電
源Ｕ。

、Ｕ□・・・・・・の個数は８（最低）である。

この装置では書込み、読出しは従来と同様であり、例え
ば記憶ブロックＢ。

を選択してそれより本例ではｌワード８バイトの該ワー
ドを単位として書込み又は読出しを行なう。

電池の１つが障害を起すと該ワードの１バイトにエラー
が生じることが有り得る（該バイトに給電する電池が故
障した場合）が、このエラーは冗長ビット記憶部Ｃ８の
冗長ビットを用いて修復できる。

記憶ブロックＢｌ、８２などを選択する場合も同様であ
る。

このように本考案によれば電池の一つが障害を起しても
、その影響によるデータ誤りの修正又はその誤り個所の
指摘が可能であり、記憶装置の信頼性を大きく向上する
ことができる。

【図面の簡単な説明】 第１図は従来例を、また第２図は本考案の一実施例を示
すブロック図である。 図面でり。 、Ｄ□・・・・・・は情報ビット記憶部、ｃｏ。Ｃ１・
・・・・・は冗長ビット記憶部、ＢＯ９Ｂｌ・・・・・
・は記憶ブロック、Ｇｏ、Ｇ１・・・・・・は記憶素子
グループ、ＶＯ５Ｕｌ・・・・・・は電池である。

Claims (1)

1. 【実用新案登録請求の範囲】 データやプログラムの格納に使用される情報ビット記憶
   部と該情報ビットの誤り修正に使用される冗長ビットを
   格納する冗長ビット記憶部を持つ記憶ブロックを複数個
   設け、 該ブロックの各々の記憶素子群を、前記冗長ビットによ
   り定まる誤り修正可能なビット数以下の個数ずつにまと
   め、それを各ブロックから１つずつ集めて複数個の記憶
   素子グループを作り、これらの記憶素子グループに各々
   独立に給電する電池を設け、 これらの電池の一つに障害が発生しても前記冗長ビット
   によりデータ誤り検出または該データの修正が可能なよ
   うにしてなることを特徴とした記憶装置。