JPS603774A - システム制御装置 - Google Patents
システム制御装置Info
- Publication number
- JPS603774A JPS603774A JP11310683A JP11310683A JPS603774A JP S603774 A JPS603774 A JP S603774A JP 11310683 A JP11310683 A JP 11310683A JP 11310683 A JP11310683 A JP 11310683A JP S603774 A JPS603774 A JP S603774A
- Authority
- JP
- Japan
- Prior art keywords
- access request
- circuit
- memory
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、システム制御装置におけるメモリの構成制舊
１に関する。特に複数の処理装置からのアクセス要求に
より優先順位の判定を行ってメモリをアクセスし、この
メモリからの応答信号を受取って動作確認を行うシステ
ム制御装置にｒ！Ａ−ｉるものである。
１に関する。特に複数の処理装置からのアクセス要求に
より優先順位の判定を行ってメモリをアクセスし、この
メモリからの応答信号を受取って動作確認を行うシステ
ム制御装置にｒ！Ａ−ｉるものである。
従来この種のシステム制御装置は、メモリをシステムに
絹込んだりシステムから切離す＃（合に構ｒ＋Ｖフリッ
プフロップ（以下、Ｆ／Ｆという）を設け、この構成Ｆ
／Ｆのセットまたはリセットによりそれぞれ組込みまた
ｉｌ：切離しを行っていた。より具体的に述べると、構
成Ｆ／Ｆがセットされていると、メモリからの応答信号
をシステム制御装置Ｆｉ′ｔ、を受付け、リセットされ
ていると、受付けないという制御を行っていた。なお複
数のメモリがある場合には複数の構成Ｆ／Ｆにより制御
していた。
絹込んだりシステムから切離す＃（合に構ｒ＋Ｖフリッ
プフロップ（以下、Ｆ／Ｆという）を設け、この構成Ｆ
／Ｆのセットまたはリセットによりそれぞれ組込みまた
ｉｌ：切離しを行っていた。より具体的に述べると、構
成Ｆ／Ｆがセットされていると、メモリからの応答信号
をシステム制御装置Ｆｉ′ｔ、を受付け、リセットされ
ていると、受付けないという制御を行っていた。なお複
数のメモリがある場合には複数の構成Ｆ／Ｆにより制御
していた。
一方前記構成Ｆ／ｖのセント、リセットは、処理装置か
らのアクセス要求とは無関係にセット、リセットされて
いた。このため構ＨＭ Ｆ／Ｆのセット、リセット指示
の前に出されたアクセス要求がシステム処理装置の中で
待ち合せている間にセットリセット指示が到来すると、
期待しているものとは異なる結果を処理装置に戻す結果
となった。より具体的に述べると、アクセス要求が待ち
合せているときに構成Ｆ／ＦがＯ”から１″に変わると
、本来はシステムに組込まれてないメモリにアクセスし
たために構成Ｆ／Ｆ”０″のエラーの応答が戻らなけれ
ばならないのに対し、待ち合せでいる間に構成ｉｒ／ｒ
がセットされてしまうためメモリをアクセスしてしまい
、その結果をシステム制御装置を経由して処理装置に戻
す仁とになる。ｆ１ζ成Ｆ／Ｆをリセットする場合も同
様である。
らのアクセス要求とは無関係にセット、リセットされて
いた。このため構ＨＭ Ｆ／Ｆのセット、リセット指示
の前に出されたアクセス要求がシステム処理装置の中で
待ち合せている間にセットリセット指示が到来すると、
期待しているものとは異なる結果を処理装置に戻す結果
となった。より具体的に述べると、アクセス要求が待ち
合せているときに構成Ｆ／ＦがＯ”から１″に変わると
、本来はシステムに組込まれてないメモリにアクセスし
たために構成Ｆ／Ｆ”０″のエラーの応答が戻らなけれ
ばならないのに対し、待ち合せでいる間に構成ｉｒ／ｒ
がセットされてしまうためメモリをアクセスしてしまい
、その結果をシステム制御装置を経由して処理装置に戻
す仁とになる。ｆ１ζ成Ｆ／Ｆをリセットする場合も同
様である。
前記問題のあるために、従沫、はメモリの構成、を変更
するときに社、上記矛盾を起さないようにメモリの構成
の変更を行うソフトウェアとメモリをアクセスするソフ
トウェアの間で同期をとったり、上記矛盾が起っても無
視するようにソフトウェアおよびハードウェアを構成、
したりした。このためソフトウェアを複雑にしたり、ハ
ードウェアを複雑にしたりする欠点があった７ 〔発明の目的〕 氷結明け、手記欠点を解決するもので、ｌソフトウェア
およびハードウェアな複合にすることなく、アクセス要
求中はメモリの構成変更を行うことのないシステム制御
装ｇｑを提供することにある。
するときに社、上記矛盾を起さないようにメモリの構成
の変更を行うソフトウェアとメモリをアクセスするソフ
トウェアの間で同期をとったり、上記矛盾が起っても無
視するようにソフトウェアおよびハードウェアを構成、
したりした。このためソフトウェアを複雑にしたり、ハ
ードウェアを複雑にしたりする欠点があった７ 〔発明の目的〕 氷結明け、手記欠点を解決するもので、ｌソフトウェア
およびハードウェアな複合にすることなく、アクセス要
求中はメモリの構成変更を行うことのないシステム制御
装ｇｑを提供することにある。
本発明は、複紗の処理装置からのアクセス要求により優
先１ｆ！＋位の判定を行ってメモリをアクセス（〜、メ
モリからの応答信号を受取って動作確認ケ行うシステム
制御装置において、次の手段を備えたことを％徴とする
。
先１ｆ！＋位の判定を行ってメモリをアクセス（〜、メ
モリからの応答信号を受取って動作確認ケ行うシステム
制御装置において、次の手段を備えたことを％徴とする
。
０゛４′″１゛１″゛５ （７） −７１＋ ７ ′’
ＪＣｄ”１９ Ｎ ｎ 。
ＪＣｄ”１９ Ｎ ｎ 。
たすべてのアクセス要求がメモリ金アクセス □し最後
のアクセス要求の応答信号がメモリから戻る捷での期間
をアクセス要求中として検出する手段、 ■ 外部かＣつのメモリの組込み・や切離（７を指示す
る構成変更指示信号により各処理装置の次のアクセス要
求を抑止する手段、 ■ アクセス要求中を検出したとき構成変更指示信号を
抑止する手段。
のアクセス要求の応答信号がメモリから戻る捷での期間
をアクセス要求中として検出する手段、 ■ 外部かＣつのメモリの組込み・や切離（７を指示す
る構成変更指示信号により各処理装置の次のアクセス要
求を抑止する手段、 ■ アクセス要求中を検出したとき構成変更指示信号を
抑止する手段。
次に本発明の実施例について図面を装器して詳細に説明
する。
する。
図は本発明実施例システム制御装置のブロック構成図で
ある。図において、ｌはアンド回路であって、図示しな
い処理装置からのアクセス要求信号ａとＶ記の構成変更
指示Ｆ／Ｆ ２のコンブリメント出力との論理積をとる
。このアンド回路１の出力はアクセス要求Ｆ／Ｆ ３に
接続される。このアクセス要求１７Ｆ３はアンド回路１
の出力でセットされ、ノット回路４の出力によりリセッ
トされる。
ある。図において、ｌはアンド回路であって、図示しな
い処理装置からのアクセス要求信号ａとＶ記の構成変更
指示Ｆ／Ｆ ２のコンブリメント出力との論理積をとる
。このアンド回路１の出力はアクセス要求Ｆ／Ｆ ３に
接続される。このアクセス要求１７Ｆ３はアンド回路１
の出力でセットされ、ノット回路４の出力によりリセッ
トされる。
このアクセス要求Ｆ／Ｆ ３のトルー出力には濠先ＪＩ
Ｆｉ位制御回路５が接続される。この制御回路５の入力
には他装置からのアクセス要求Ｆ／Ｆのトルー出力（図
示せず、）が接続される。優先順位制御回路５ｔよバン
クビジーのチェ７りと、優先順位の判定を行い、パスし
たメモリアクセス要求４１号ｄを出力する。図では他装
置からのアクセス要求のパスした信号―、省−）ラシて
いる。優先順位制御回路５の出力は分岐し２てパス１７
たメモリアクセス歎求信号ｔｉｉ反転するノット回路４
および遅延回路６の各人力処接続される。この遅延回路
６はメモリからの応答イｈ号の戻るまでの期間だけ上記
アクセス要求タイミングを遅延させる。
Ｆｉ位制御回路５が接続される。この制御回路５の入力
には他装置からのアクセス要求Ｆ／Ｆのトルー出力（図
示せず、）が接続される。優先順位制御回路５ｔよバン
クビジーのチェ７りと、優先順位の判定を行い、パスし
たメモリアクセス要求４１号ｄを出力する。図では他装
置からのアクセス要求のパスした信号―、省−）ラシて
いる。優先順位制御回路５の出力は分岐し２てパス１７
たメモリアクセス歎求信号ｔｉｉ反転するノット回路４
および遅延回路６の各人力処接続される。この遅延回路
６はメモリからの応答イｈ号の戻るまでの期間だけ上記
アクセス要求タイミングを遅延させる。
またつ“クセス敦求Ｆ／Ｆ ３のトルー出力は分岐し−
Ｃアクセス要求中上゛／Ｆ７の入力に接ｈ−される。こ
のアクセス要求中Ｆ”／Ｆ ７ ｉｔ：アクセス要求Ｆ
／Ｆ ３のトルー出力により、セットされナンド回路８
によりリセットされる。このナンド回路８の一方の入力
にはアクセス要求Ｆ／Ｆ ３のコンブリメント出力が接
続され、他方の入力には遅延回路６の出力が接続される
。また構成変更指示Ｆ／Ｆ ２は、外部からの構成変更
指示イベ号すによりセットされ、アンド／ナンド回路９
によりリセットさ１する。さらに構成情報＋ｖ／Ｆ１０
け構成変更の情報を送出し、外部からの構成変更指示信
号すと同門してセットされ、前記アンド／ナンド回路９
によりリセットされる。
Ｃアクセス要求中上゛／Ｆ７の入力に接ｈ−される。こ
のアクセス要求中Ｆ”／Ｆ ７ ｉｔ：アクセス要求Ｆ
／Ｆ ３のトルー出力により、セットされナンド回路８
によりリセットされる。このナンド回路８の一方の入力
にはアクセス要求Ｆ／Ｆ ３のコンブリメント出力が接
続され、他方の入力には遅延回路６の出力が接続される
。また構成変更指示Ｆ／Ｆ ２は、外部からの構成変更
指示イベ号すによりセットされ、アンド／ナンド回路９
によりリセットさ１する。さらに構成情報＋ｖ／Ｆ１０
け構成変更の情報を送出し、外部からの構成変更指示信
号すと同門してセットされ、前記アンド／ナンド回路９
によりリセットされる。
このアンド／ナンド回路９の一方の入力にはアクセス、
要求中Ｆ／Ｆ ７のコンブリメント出力が接続され、他
方の入力には構成変更指示Ｆ／Ｆ ２のトルー出力が接
続される。
要求中Ｆ／Ｆ ７のコンブリメント出力が接続され、他
方の入力には構成変更指示Ｆ／Ｆ ２のトルー出力が接
続される。
このアンド／ナンド回路９のトルー出力はアンド回路１
１の一方の入力に接続され、アンド回路１１の他方の入
力には構成情報Ｆ／Ｆ １０の出力が實続される。この
アンド回路１１の出力には、構成Ｆ／Ｆ １２の入力が
接続される。この構成Ｔ＋’／Ｆ １２の出力は、アン
ド回路１３およびナンド回路１４の一方の入力にそれぞ
れ接続される。とれらのアンド回路１３およびナンド回
路１４の他方の入力＋１」−メモリからの応答信号ｇが
接続される。このアンド回路１３ノ出力は、アンド回路
１５の一方の入力に接続され、他方の入力には前記遅延
回路６の出力が接続される。
１の一方の入力に接続され、アンド回路１１の他方の入
力には構成情報Ｆ／Ｆ １０の出力が實続される。この
アンド回路１１の出力には、構成Ｆ／Ｆ １２の入力が
接続される。この構成Ｔ＋’／Ｆ １２の出力は、アン
ド回路１３およびナンド回路１４の一方の入力にそれぞ
れ接続される。とれらのアンド回路１３およびナンド回
路１４の他方の入力＋１」−メモリからの応答信号ｇが
接続される。このアンド回路１３ノ出力は、アンド回路
１５の一方の入力に接続され、他方の入力には前記遅延
回路６の出力が接続される。
仁のアンド回路１５は処理装置へ正常応答信号θを送出
する。またナンド回路１４の出カ打１、アンド回路１６
の一方の人力に接続され、他方の入力には前記遅延回路
６の出方が接続される。このアンド回路１６ｔ１処理装
置へエラ一応答信号ｆを送出する。 次に本実施例シス
テム制御装置の動作を説明する。
する。またナンド回路１４の出カ打１、アンド回路１６
の一方の人力に接続され、他方の入力には前記遅延回路
６の出方が接続される。このアンド回路１６ｔ１処理装
置へエラ一応答信号ｆを送出する。 次に本実施例シス
テム制御装置の動作を説明する。
処理装置からのアクセス要求信号８は、構成変更指示［
ｒ／Ｆ ２がセットされてないときには、直ちにアクセ
ス撤求Ｆ／Ｆ ３をセットする。構成変更指示Ｆ’／Ｆ
２がセット中はアクセス要求Ｆ／Ｆ ３ ｆ抑止する
。アクセス要求Ｆ／Ｆ ３の出力は他装置からのアクセ
ス要求Ｆ／Ｆの出力（図示せず）とともに優先順位制御
回路５に入力する。優先１１１１位制御回路５は、制御
回路５の中で甘ず使卦うとするメモリのバンクが使用中
がどうかのチェックを行い、使用中であると゛１クセス
要求を待たせる。次に優先順位制御回路５け優先順位を
判定し最も優先度の高いアクセス要求を出方する。図で
はアクセス要 請求＋１’／Ｆ ３がパスした場合の信
号のみ示し、他装置′からの要求がパスした場合の信号
は略しである。
ｒ／Ｆ ２がセットされてないときには、直ちにアクセ
ス撤求Ｆ／Ｆ ３をセットする。構成変更指示Ｆ’／Ｆ
２がセット中はアクセス要求Ｆ／Ｆ ３ ｆ抑止する
。アクセス要求Ｆ／Ｆ ３の出力は他装置からのアクセ
ス要求Ｆ／Ｆの出力（図示せず）とともに優先順位制御
回路５に入力する。優先１１１１位制御回路５は、制御
回路５の中で甘ず使卦うとするメモリのバンクが使用中
がどうかのチェックを行い、使用中であると゛１クセス
要求を待たせる。次に優先順位制御回路５け優先順位を
判定し最も優先度の高いアクセス要求を出方する。図で
はアクセス要 請求＋１’／Ｆ ３がパスした場合の信
号のみ示し、他装置′からの要求がパスした場合の信号
は略しである。
アクセス要求Ｆ／Ｆ’ ３の出力の肴求がパスすると、
メモリにアクセス信号ｄが送出され、図には示されてい
ないが、メモリ要求の他の情報線（コマンド、男込みデ
ータ、書込みバイト位置指定）によってメモリは所定の
動作全行う。
メモリにアクセス信号ｄが送出され、図には示されてい
ないが、メモリ要求の他の情報線（コマンド、男込みデ
ータ、書込みバイト位置指定）によってメモリは所定の
動作全行う。
アクセス要求中Ｆ／Ｆ ７ ｋｌ、 ’アンド回路１の
出力が′１″のとき、セットされる。子してメモリへの
アクセス信号ｄが１″のとき、遅延回路６により、メモ
リからの応答信号が戻るまでの期間だけ遅延し、遅延回
路６の１１１力とアクセス要求Ｆ／Ｆ ３のコンブリメ
ント出力によ」ノアクセス要求中Ｆ／Ｆ ７ ンｒリセ
ントする。す寿わちアクセス要求中Ｆ／Ｆ ７は待たさ
れているアクセス要求がある間とメモリからの応答信号
の戻る寸での間とけ、パ１′となる。
出力が′１″のとき、セットされる。子してメモリへの
アクセス信号ｄが１″のとき、遅延回路６により、メモ
リからの応答信号が戻るまでの期間だけ遅延し、遅延回
路６の１１１力とアクセス要求Ｆ／Ｆ ３のコンブリメ
ント出力によ」ノアクセス要求中Ｆ／Ｆ ７ ンｒリセ
ントする。す寿わちアクセス要求中Ｆ／Ｆ ７は待たさ
れているアクセス要求がある間とメモリからの応答信号
の戻る寸での間とけ、パ１′となる。
アクセス贋求中Ｆ／Ｆ ７が１１１ Ｉ＋の間ｉｉ’ｉ
成変す１指示Ｆ／Ｆ ２の出力は、アンド／ナンド回ｆ
ｌ′Ｉ９により横ｌ戊Ｆ／、Ｆ ｉ２の＋ット／リセッ
トを持たせる。１ｑＪｊ１７ Ｆ／Ｆ】２にＪ、リメモ
リからの応答信Ｊ＋ ｇはナンド回路１３で論胛（ｖ（
をとり、遅剪２回路６の出力をアンド回路１！ｙで論用
！ ＴＩ’ｔをと９両方のアンド回路１Ｆ）［よび１３
て論理積がとられたとき、ｊＦ常応答（Ｆｒ号ｅを処理
装置に戻す。遅延回路６の出力が“１”のときメモリか
らの応答信号らがなかったり、あるいは’ｊ’Ｎｌ ｆ
ｊＶ Ｆ／Ｆ １２の出力がｏ＃のときには、７７１回
路］−１５とナンド回路１４によりエラ一応答イｐ、
丹、ｒを処理４１ｆどｊＫ戻す。Ｊす上のように、アク
セス要求中はメモリのｔｌ￥ Ｄ’ｉ Ｉ（’／Ｆ Ｊ
−２へのセット／リセッｔは抑止される。
成変す１指示Ｆ／Ｆ ２の出力は、アンド／ナンド回ｆ
ｌ′Ｉ９により横ｌ戊Ｆ／、Ｆ ｉ２の＋ット／リセッ
トを持たせる。１ｑＪｊ１７ Ｆ／Ｆ】２にＪ、リメモ
リからの応答信Ｊ＋ ｇはナンド回路１３で論胛（ｖ（
をとり、遅剪２回路６の出力をアンド回路１！ｙで論用
！ ＴＩ’ｔをと９両方のアンド回路１Ｆ）［よび１３
て論理積がとられたとき、ｊＦ常応答（Ｆｒ号ｅを処理
装置に戻す。遅延回路６の出力が“１”のときメモリか
らの応答信号らがなかったり、あるいは’ｊ’Ｎｌ ｆ
ｊＶ Ｆ／Ｆ １２の出力がｏ＃のときには、７７１回
路］−１５とナンド回路１４によりエラ一応答イｐ、
丹、ｒを処理４１ｆどｊＫ戻す。Ｊす上のように、アク
セス要求中はメモリのｔｌ￥ Ｄ’ｉ Ｉ（’／Ｆ Ｊ
−２へのセット／リセッｔは抑止される。
なお上記例で１１．処理装置が１台の場合を示したが、
イ！グシ台のｊＪ′＋８−も同様に構成することができ
る。
イ！グシ台のｊＪ′＋８−も同様に構成することができ
る。
またメモリも１台の場合であるが複数台の場合も同様に
構成することができる。
構成することができる。
本発明は１．Ｕ士説明したように、アクセス要求中Ｕ、
メモリのｆ１１晴の変更を抑止するように構成すること
により、メモリの構成の変更を行うソフトウェアとメモ
リをアクセスするソフトウェアの間で同）１．ｉ ’ｉ
とったりエラーを無視する構成をとる必いがないため、
ソフトウェアを容易にしたりハードウェアを簡ｔ１１．
にできる優れた効果がある。
メモリのｆ１１晴の変更を抑止するように構成すること
により、メモリの構成の変更を行うソフトウェアとメモ
リをアクセスするソフトウェアの間で同）１．ｉ ’ｉ
とったりエラーを無視する構成をとる必いがないため、
ソフトウェアを容易にしたりハードウェアを簡ｔ１１．
にできる優れた効果がある。
図は本発明実施例システム制御装僅を示すブロー ツク
図。 １ 、１１． 、１３ 、１５ 、１６・・・アンド回
路、２・・・構成変更指示）１’／Ｆ 、 ：（・・・
アクセス要求Ｆ／Ｆ、４・・・ノット回路、５・・・１
優先順位制御回路、６・・・遅研回路、７・・・アクセ
ス要求中Ｆ／Ｆ 、８ 、．１４・・・ナンド回路、！
）・・・アンド／ナンド回路、１０・・・４’ｆｓ １
．！、情報１１’／’Ｆ％１２・・・４；り成Ｆ／’Ｆ
。 特許出願人 日本冷気株式会社 代理人 弁理士 井 出 直 孝
図。 １ 、１１． 、１３ 、１５ 、１６・・・アンド回
路、２・・・構成変更指示）１’／Ｆ 、 ：（・・・
アクセス要求Ｆ／Ｆ、４・・・ノット回路、５・・・１
優先順位制御回路、６・・・遅研回路、７・・・アクセ
ス要求中Ｆ／Ｆ 、８ 、．１４・・・ナンド回路、！
）・・・アンド／ナンド回路、１０・・・４’ｆｓ １
．！、情報１１’／’Ｆ％１２・・・４；り成Ｆ／’Ｆ
。 特許出願人 日本冷気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- 【特許請求の範囲】 （リ 相数の処理装置からのメモリへのアクセス要求に
基づいて前記アクセス要求の優先順位の判定を行って前
記メモリ全アクセスし２、前記メモリからの応答信号を
受取って動作確認を行うシステム制御装置において、 前記各処理装置、のアクセス要求に某づいて受付けたす
べてのアクセス要求を前記メモリに送出し、かつ最後の
アクセス要求の応答信号が戻るまでの期間をアクセス要
求中として検出する検出手段と、外部装置から送出され
る前記メモリの相込み剪たけ切ｒｐｔ ｔ、を指示する
枯ｈシ、７４円指示ｍ号により前記各処理装置からの次
のアクセス要求を抑Ｉ卜するアクセス要求抑１ト手段と
、 前記検出手段がアクセス、要求中を検出したとき前記構
成変可指示イＨ＠を抑止する構成変更指示信号抑止手段
と を備えたことを％徴とするシステム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310683A JPS603774A (ja) | 1983-06-22 | 1983-06-22 | システム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310683A JPS603774A (ja) | 1983-06-22 | 1983-06-22 | システム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603774A true JPS603774A (ja) | 1985-01-10 |
Family
ID=14603638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310683A Pending JPS603774A (ja) | 1983-06-22 | 1983-06-22 | システム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006264882A (ja) * | 2005-03-23 | 2006-10-05 | Toshiba Elevator Co Ltd | エレベータの管制運転装置及びエレベータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843849A (ja) * | 1971-10-06 | 1973-06-25 | ||
| JPS57123463A (en) * | 1981-01-26 | 1982-07-31 | Fujitsu Ltd | Memory access control system |
-
1983
- 1983-06-22 JP JP11310683A patent/JPS603774A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843849A (ja) * | 1971-10-06 | 1973-06-25 | ||
| JPS57123463A (en) * | 1981-01-26 | 1982-07-31 | Fujitsu Ltd | Memory access control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006264882A (ja) * | 2005-03-23 | 2006-10-05 | Toshiba Elevator Co Ltd | エレベータの管制運転装置及びエレベータ |
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