JPS6037821A - Ｍｏｓ大電流出力バツフア - Google Patents

Ｍｏｓ大電流出力バツフア

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JPS6037821A
JPS6037821A JP59131822A JP13182284A JPS6037821A JP S6037821 A JPS6037821 A JP S6037821A JP 59131822 A JP59131822 A JP 59131822A JP 13182284 A JP13182284 A JP 13182284A JP S6037821 A JPS6037821 A JP S6037821A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、金属酸化物半導体（ＭＯＳ）集積回路に関し
、さらに詳しくは、とのよ゛うな回路においてさらに改
良されたＭＯＳ出力バッファに関するものである。
バイポーラ集積回路技術によってつくられた出カバソフ
ァは、特定の目的のためにバッファの出力電流を制限す
る電流作動型バイポーラ手段等をときには有している。
しかしＭＯＳデバイスは高電圧、低電流、電圧作動型デ
バイスがその特徴であシ、一般的にＭＯＳ出力バッファ
はかなり大きな電流を処理する必要はなかった。ＭＯＳ
集積回路が、自動車の制御等の応用におけるように広範
囲に変化する動作条件において、ある種の高度な性能を
満足させるためには以下のような事実があることが判明
した。すなわち、ある最悪条件の下において所望の出力
電流を供給できるＭＯＳ）ランシスタは、ＭＯＳ型集積
回路のチップ上に備えられる実際の回路バスの容量を超
えた過剰電流を別な条件の下で供給してしまう傾向があ
る。ある種の応用においては、過剰電流が正常動作中に
短期間発生することもちシ、適切な製品寿命において劣
悪な回路の信頼性を呈する結果ともなる。また、他の場
合には、過剰電流が試験や故障修理中等において不用意
に発生することもあシ、チップ上のバス手段に壊滅的な
破損を呈する結果ともなる。
〔発明の概要〕
本発明の目的は、回路中の電流レベルを所定の制限値に
制限する電圧作動型ＭＯ８手段を有した、坊規かつ改良
されたＭＯＳ集積回路を提供することである。また、電
圧作動型ＭＯ８手段が適切に制限された容量を有するコ
ンパクトな回路バスの使用を可能とするＭＯＳ集積回路
を提供することを目的とする。さらに、変動する動作条
件の各々において所望の電流レベルの供給を確保する比
較的大出力電流を供給するようにし、所望の電流レベル
を流すよう適切に制限された容量を有するコンパクトな
回路バス手段と、前記動作条件のすべてにおいてバッフ
ァ電流を回路バス手段の容量内に保持することを確保す
るための電流制限手段とを有した、新規かつ改良された
ＭＯＳ出力バッファを提供することを目的とする。
簡略に述べれば、本発明の新規かつ改良されたＭＯＳ集
積回路は、変動する動作条件のある最悪ケースの条件に
おいても、所望の出力電流の供給を確保する比較的大電
流レベルを供給できるＭＯ日回路手段よりなる。この回
路は、所望の出力電流を流すのに適したある制限された
容量を有するとともに、ＭＯ８回路においてコンパクト
に収容されうるバス手段を有している。さらにこの回路
は、ある最良のケースの回路動作条件のもとにおいても
出力電流を前記バス手段の容量内に制限する電圧作動型
ＭＯ８手段も有している。
好ましい実施例においては、前記回路は、変動する動作
条件下の出力電流の要求に適合できるＭＯＩ３出力トラ
ンジスタを有したＭＯＳ出力バッファよシ成る。このバ
ッファは、さらに、出力トランジスタのデート電圧とバ
ッファの出力電圧とに応動するようにされ、かつ、出力
トランジスタのデート電圧を制限してバッファの電流レ
ベルをバッファ回路バスの容量内に制限する電圧作動型
Ｍ　ＯＳ手段を有している。好ましくは、バンファは、
低出力電圧レベルにおいて所望のホールド電流の供給を
確保するシソシュプル型エンノ・ンスメント・デプリー
ション手段を有したゾルダウン回路手段を有する。好ま
しくは、前記回路は、改良されたスルーレート仕様に合
致するのに充分な速度で出力電流の供給を確保するデー
トストラップ手段をも有している。
本発明の新規かつ改良されたＭＯＳ集積回路の他の目的
、利点、および詳細は、以下に示す本発明の好ましい実
施例の詳細な説明および図面を参照することによシ明ら
かとなる。
〔好ましい実施例の説明〕
図面を参照するに、符号１０は本発明の新規かつ改良さ
れたＭＯＳ集積回路を示す。そして、このＭＯＳ集積回
路は、図示するように、ＭＯＳトランジスタＭ１および
Ｎ２を有した第１インバータ段１２を有している。第１
図にはすべてＰ−ＭＯＳトランジスタが図示されている
が、本発明の範囲においてＮ　−Ｍ　ＯＳ　トランジス
タもこのバッファ回路に使用できることを理解されたい
。トランジスタＭ１およびＮ２のチャネルは、ソースお
よびドレイン供給電圧Ｖ８ＢおよびｖｄｄＩＩＪｌに直
列に接続されている。ここで説明する好ましい実施例に
おいては、トランジスタＭ１はデプリーション型であ・
りて、デートはそのソースに接続され、また、トランジ
スタＭ２はエンハンスメント型でりってゲートはバッフ
ァの論理人力１４に接続されている。
ＭｌのソースとＮ２のドレインは共通接続されテノＩＦ
　Ｎ１を形成し、このノードＮ１はエンノ・ンスメント
型ＭＯ８）ランジスタＭ４およびＮ９のゲートに接続さ
れている。
デプリーション型トランジスタＭ３とトランジスタＭ４
のチャネルはソースおよびドレイン電圧間に直列に接続
されて第２インバータ段あるいは第２デイレー１６を形
成するとともに、回路にいくらかの電流利得を与えてい
る。トランジスタＭ３のゲートはそのソースに接続され
、Ｎ４のドレインと共通接続されてノードＮ２を形成し
ている。
ノードＮ２は、エンハンスメント型ｌ・ランゾスタＭ５
のｒ−ト、デプリーション型ト２ンゾスタＭ６のｒ−ト
、およびキャパシタＣの一側とに接続されている。エン
ノ・ンスメント型トランジスタＭ８およびＮ９は、チャ
ネルがソースおよびドレイン供給電圧間にプッシュプル
構成で直列接続され、バッファの出力段を形成している
。Ｎ５　オｊ：　ヒＭａのドレインは、そのチャネルを
トランジスタＭ８のチャネルと並列にしてドレイン供給
電圧げ接続されている。そして、Ｎ５およびＮ６のソー
スは、トランジスタＭ８のソースおよび出力トランジス
タＭｌのドレインと共通接続されバッファ１０の出力１
８を形成している。
バッファの入力１４は、エンノ・ンスメント型ＭＯ８）
ランジスタＭ７のチャネルを介して、第１図のノードＮ
３に示されるように、トランジスタＭ８のｒ−トとキャ
パシタＣの他側とにも接続されている。トランジスタＭ
７のデートはドレイン供給電圧■ｄｄに接続され、好ま
しくは、／々ソファの静電気問題を避けるためにそのｒ
−ト回路に抵抗２０を有している。
本発明によれば、出力バッファ１０は、サラニ、ＭＯＳ
）ランゾスタＭｘｏ−Ｍｌ６より成る電圧作動型電流制
限手段２２を有する。デプリーション型デバイスＭＩＯ
およびＭｌ３のチャネルは、第１図に示すように、ソー
スおよびドレイン供給電圧ＩＨＩにおいてエンノ・ンス
メント型デバイスＭｌｌのチャネルと直列に接続されて
いる。２個の工／ノ・ンスメント型トランジスタ１１ｈ
２およびＭｌ４のチャネルは、ソース供給電圧とトラン
ジスタＭ９のｒ−トとの間に直列に接続されている。そ
して、２個のデシリージョン型デバイスＭ工５およびＭ
ｌ６のチャネルは、ドレイン供給電圧とノ々ンファの出
ノＪ１Ｂとの間に直列に接続されている。トランジスタ
ＭＩＯのｒ−トは、そのソースとトランジスタＭｌｌの
ドレインとに接続されノードＮ４を形成している。トラ
ンジスタＭｌｌおよび町２のｒ−トはノードＲ４に共通
接続され、これらトランジスタＭ工１および町２はカレ
ントミラーを形成してイル。ソシテ、トランジスタＭ１
３のｒ−トはソース供給電圧Ｖｓｓに対して、好ましく
は、パン７７回路全静電気力・ら保護するために抵抗２
４を介して接続さｉｔている。トランジスタＭ１５およ
びＭ１６のｒ−トも各々のソースにノードＮ５において
接続され、このノーＦＮδはスイッチング　トランジス
タＭ１４のデートに接続されている。以上説明した電流
制限手段２２において、トランジスタ間工、およびＭ１
６はトライオード領域にあシ、トランジスタＭＩＯおよ
びＭ１５が飽和して電流源として作用する間、抵抗とし
て作用する。
以上の説明のように、バッファ１０は、負荷キャパシタ
ンスＯＬおよび負荷抵抗Ｒ，Ｌによって第１図であられ
されているディスプレー等を駆動するために、好ましく
は集積回路で構成されている。
バッファが、たとえば、自動車の制御に利用されるＬＢ
ｊＤあるいは真空螢光ディスプレーを駆動するのに本発
明を用いた好ましい実施例においては、ＯＩ、は典型的
には約１００ピコフアラツドの容量を有する。ソース供
給電圧は自動車の供給電圧に対応し、典型的には、６０
℃から８５℃の周囲温度範囲（ｔａ）において、８ボル
トから１８ボルトまで変化し、２５℃において約９．５
ボルトである。
そしてドレイン供給電圧ｖｄｄはシステムのグランドに
対応する。そのような場合、入力１４に印加されるほぼ
ｖＢＦ３に対応する電圧は論理入力「１」をあられし、
一方、ｖｄｄに対応する大刀電圧は論理入力「０」をあ
られす。一般に負荷電圧”ＬＵ、ソースおよびｒレイン
供給電圧間のレベルである。
本発明の好ましい実施例のひとつにおいて、ＭＯＳ）ラ
ンジスタＭ１−　Ｍ１６は、第１表に示したような幅お
よび長さくｗ／ＬｓｍＷ表示）を有し１そしてキャパシ
タＣは０．９ピコフアラツドの８−１ｔｋを有する。
第　１ トランジスタ　Ｗ／Ｌ　１ ｖエ　０．０１３１０．０１３ Ｍ２　０．０８９１０．００７６ Ｍ３０．００５１０．０１３ Ｍ、　０．０４１１０．００７６ Ｍ５０．２５１０．００７６ Ｍ’ａ　ｏ、ｏ　０７６／　０．０１３Ｍ、　０．０２
５１０．０１０ Ｍ８０．１０１０．００７６ 上記特性よシ、パン７ア１（Ｄ； なされている。
（１）ｖｏＨ工。ヨ＝６ミリアンペア （２）ｖｏ１８１１ＯＨ＝６０ミリアンペア（３）　Ｖ
ＯＬ　工。Ｔ、ｌ−１マイクロアンペアランジスタ　Ｗ
／Ｌ Ｍ９３．０５１０．００７６ Ｍｌ０　０．００７６／　０−０１３ Ｍよ、　０．０６４１０．００７６゜ Ｍ、　０．０１５１０．００７６ Ｍ１３０．０１３１０．０１３ Ｍよ。　０．０５１１０．００７６ Ｍ１５０．００７６／　０．０１３ Ｍ１６０．０１５１０．０１３ 、以下の仕様を達成するように 最ｌ」＼　最大 Ｖ　−０，５ｖ。
Ｖ　−２，Ｑｖ。
５ ｖｄｄ＋０．２ｖ。
すなわち、出力電圧が、ｖ８８よシも２ボルト低い程度
の高い電圧であると、出力電流は３０ミリアンペア以上
であシ、一方、出力電圧が％　ｖｄａよシも５ボルト高
い程度の低い電圧であると、出力電流は５００マイクロ
アンペア以上である。そしてバッファはＬＩＩＧＤもし
くは真空螢光ディスプレーを駆動するようになされてい
る。
以上説明したように入力１ｐ、に対応するとｄ（１ き、バッファはシンク電流モードで動作する。すなわち
、トランジスタＭ３−　Ｍ８とキャパシタ０がプルダウ
ン回路を与え、バッファ出力１８に出力電圧ｖｄｄを与
える。トランジスタＭ３．　Ｍ５およびＭ６はプッシュ
プル　エンハンスメントおよヒテプリーション回路をつ
くるので、Ｍ６は出力電圧がｖｌｉ□＋０．２ボルトの
時仕様（２）に要求されるように１マイクロアンペアを
与える。またトランジスタＭ５は出力電圧がｖｄｄ＋５
−ＯＭルトの時仕様（５）に要求されるように５００マ
イクロアンペアを与える。トランジスタＭ７およびＭ８
とキャパシタＣはブートストラップ回路を形成し、トラ
ンジスタＭ８はスルーレート仕様（５）を満足するため
に外部負荷キャパシタＯＬを所与の時間で充電するだめ
の過渡電流を与える。すなわち、デートストランプノー
ドＮ３はトランジスタＭ７を介して入力１４からあらか
じめ充電され、そして、ノードＮ２がｖｄｄに向かう時
トランジスタＭ、はターンオフしてノードＮ３がｖｄｄ
（さらに−１２ボルトから一２４ボルト）を超えるのを
許容する。このため出力１８がｖ（ｌｄに達するまでト
ランジスタＭ８をオン状態に維持する。
入力１４および出力１８での電圧がＶ　に対応Ｓ し、パン７アが電流源モードで動作する時、出方トラン
ジスタＭ９は電流を供給する。そして、最悪の場合の仕
様（１）および（２）を満足するためにＭ９は５０オー
ムのトランジスタとして適切に動作する。このようなサ
イズのトランジスタによれば、トランジスタＭ９が飽和
した時の最悪ケースの電流工。、は３６ミリアンペアで
ある。しかし、このようなサイズのトランジスタは最良
の条件（低周囲温度、高ｖ８Ｂ％そして最大出方電圧）
においでは’　ｙｓｓ回路バス２６に１６２ミリアンペ
ア程度の過剰な出力電流を与える傾向にある。このよう
な過剰な出力電流は、０．０００１１３１ｍ２程度等の
実際の断面サイズを有して形成されているバス２６の劣
化をもたらす原因ともなろう。このような条件は、過渡
電流がキャパシタＣＬを充電している時のような過渡出
力のもとで、バッファ回路の正常動作中にも短時間起こ
９うる。ある条件の下では、０．５アンペアもの大きな
電流が、バッファ１０の回路バス２６に起こ９うる。た
とえば、試験中もしくは修理中等に出力が供給電圧ｖｄ
ｄに不用意に短絡されたシすると、そのような過剰電流
条件が起こりうる。
しかしながら本発明によれば、過剰なバス電流の原因と
なるような条件下において、電流制限手段２２が出力ト
ランジスタＭ８のデート電圧を安全なレベルに制限する
のに役立っている。トランジスタＭ１４は、さらに、出
力電圧がｖｌｌｓＶｃ近づいて大電流がもはや存在しな
い時に電流制御手段をターンオフするようになされてい
る。したがって、高い論理レベルにおいてトランジスタ
Ｍｇが全出力をだせるようにしている。
バッファ１０の動作は、ソース供給電圧ｖｓｓに対応し
た論理人力“１“が入力１４に印加されると、トランジ
スタＭ２を非導通とし、このためノードＮ１の電圧はｖ
ｄＩｌｌニ対応し、トランジスタＭ４およびＭ９は導通
する。Ｍ４が導通し始めると、ノーｒＮ２の電圧はｖｓ
Ｂに向かい、Ｍ５は導通を止める。
トランジスタＭ６はオン状態を維持する゛がＭ６に１少
しの電流しか流れない。入力１４は導通中のトランジス
タＭフを介してノードＮ３にも印加→れる。
したがってトランジスタＭ８は非導通となされる。
このため、出力１８の電圧はｖｓｓに対応し出力トラン
ジスタＭ９は電流源として働く。出力トランジスタＭ９
のｒ−トに印加されるノードＮ１の２ｍ圧は、トランジ
スタＭ１２の電流１Ｍ１ＺをトランジスタＭ１の電流工
Ｍｌに等しくなるようにし、回路バス２６の電流を制限
するためにトランジスタＭ９のデート電圧を制限する。
すなわち、トランジスタＭ１０は常に導通しているので
、トランジスタＭｌｌおよびＮ１２によって形成される
カレントミラーに印加される電圧は、通常、トランジス
タＭ１２を導通させるようにバイアスする。しかしなが
ら、出力１８の電圧がＶ　に近づくと、トランジスタ５ Ｎ１５およびＮ１６は常に導通しておシ、そして、対応
する電圧がノードＮ５にあられれてトランジスタＭ１４
を非導通とし、電流制限手段２２をターンオフする。
ドレイン供給電圧ｖｄｄに対応する論理人力“Ｏ”が入
力１４に印加されるとトランジスタＭ２は導通する。し
たがって、ノードＮｌの電圧は■１３ｓに移行しトラン
ジスタＭ４およびＮ９はその導通を停止する。トランジ
スタＭ４がオフとなった後の短時間において、ノーｆ、
＋　Ｎ２の電圧は■ＢＢからｖｄｄに降下し、キャパシ
タＣを充電する。入力１４の電圧ｖｄｄはトランジスタ
Ｍフにも印加されＭフは導通を停止する。この時点にお
いてノードＮ３はは＃’Ｚ　ＶｄｄＫ：あらかじめ充電
されている。そしてノードＮ２がｖｄｄに向けて降下し
ている間、キャパシタ０は充電状態にとどまろうとし、
ノードＮ３の電圧はＶｄａ（さらに−１２ボルトから一
２４ボルト）以下に降下する。その結果、トランジスタ
Ｍ８のゲート電圧は高く保持され、Ｎ８は所望のスルー
レート仕様（たとえば、真空螢光ディスプレーのターン
オフを確保するために要求される）内でキャパシタＯＬ
を充電するに充分な電流を与える。上述したようなノー
ＰＮ３のｖｄｄ以下への電圧降下は、出力１８の電圧が
ｖｄｄに到達するまでトランジスタＭ８を確実にオンに
維持している。
入力１４がつぎにｖＳｓに戻って、トランジスタＭ４が
導通し、かつ、ノードＮ２もｖＳｓになると、トランジ
スタＭ、は再び導通して、キャパシタＣを放電するとと
もにトランジスタＭ８をターンオフする。トランジスタ
Ｍフを形成している拡散層の性質の故に、キャパシタＣ
の電荷はなにはともあれある時間において減少する傾向
にあることに注目されたい。
本発明の新規かつ改良されたＭＯ８出力バッファの好ま
しい実施例を、本発明を説明しながら記載したが、本発
明は、特許請求の範囲に包含される、開示された実施例
に対するすべての変形例および均等物を含んでいること
を理解されたい。
【図面の簡単な説明】
第１図は本発明のＭＯ８Ｏ８出力バッファ路図である。 １０・・・ＭＯ８出力バッファ、 １２・・・第１インバータ段、１４・・・入力、１８・
・・出力、２２・・・電流制限手段、２６・・・回路バ
ス、Ｍ１〜Ｍ１６・・・ＭＯＳトランジスタ、ＲＬ・・
・負荷抵抗、ＯＬ、Ｃ・・・キャパシタ。 代理人　浅　村　皓

Claims (1)

  1. 【特許請求の範囲】 （リ　所定の電流レベルを供給する回路手段と、少なく
    とも所定の回路動作条件の下で前記所定の電流レベルに
    比較しよシ小さい電流容量を有する回路バス手段と、前
    記所定の動作条件の下で前記回路バス手段の電流容量以
    内に回路電流を制限する電圧作動型電流制限ＭＯ８手段
    と、合有することを特徴とするＭＯＥ！集積回路積重バ
    ン７ア。 （２、特許請求の範囲第１項に記載のＭＯＥＩ集積回路
    積重パノファにおいて、前記回路手段が、／ｌ’　−ト
    手段を含み電流源手段として働（ＭＯ８出カ出力ンゾス
    タ手段を有し、前記電流制限手段が、前記出力トランジ
    スタ手段によって供給される電流を制限するために、前
    記出力トランジスタ手段のｒ−）手段に印加されるゲー
    ト電圧を制限する手段を有することを特徴とするＭｂｓ
    集積回積重カバソファ〜 （３）　特許請求の範囲第２項に記載のＭＯ８Ｏ８集積
    回路出力バッファいて、前記電流制限手段が、他の回路
    動作条件の下で前記出力トランジスタ手段が全電流発生
    能力で動作できるように、前記他の回路動作条件の下で
    前記電流制限手段を非動作とするスイッチング手段を有
    することを特徴とするＭＯ８集積回路出カバソファ。 （４）特許請求の範囲第３項に記載のＭＯ８Ｏ８集積回
    路出力バッファいて、所定範囲内の低出力電圧を供給す
    るプルダウン回路手段を有し、このプルダウン回路手段
    は、前記所定範囲の各端において各々のホールド電流を
    供給するシンシュゾルエンハンスメントおよびデプリー
    ション回路手段を含むことを特徴とするＭＯ８集積回路
    出カバソファ。 （５）特許請求の範囲第４項記載のＭＯ８集積回路出カ
    バソファにおいて、前記エンハンスメント回路手段は、
    前記所定の低出力電圧範囲の一方の端において所定のホ
    ールド電流を出力バッファに供給するように選定され、
    前記デプリーション回路手段は、前記所定の低出力電圧
    範囲の他方の端においてホールｒ電流の供給を確保する
    ように選定され、そして、前記エンノ・ンスメント回路
    手段は、前記バッファの電力の使用を減じるために前記
    所定の低出力電圧範囲の他方の端において非動作となさ
    れることを特徴とするＭＯ８集積回路出カバソファ。 （６）　特許請求の範囲第４項に記載のＭＯ８集積回路
    出力バンファにおいて、前記出力トランジスタ手段とプ
    ンシュプル構成された別のＭＯＳトランジスタ（Ｍ８）
    を含む出力手段と、前記別のＭＯＳトランジスタの動作
    中に前記別のＭＯＳ）ランジスタを高導電状態に維持可
    能であって、出カバソファに改善したスルーレート特性
    を与えるプートストラップ手段と、を有することを特徴
    とするＭＯ８集積回路出力バッファ。
JP59131822A 1983-06-27 1984-06-26 Ｍｏｓ大電流出力バッファ Expired - Lifetime JPH0716157B2 (ja)

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US06/508,311 US4612457A (en) 1983-06-27 1983-06-27 Current limiting output buffer for integrated circuit
US508311 1990-04-10

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Publication Number Publication Date
JPS6037821A true JPS6037821A (ja) 1985-02-27
JPH0716157B2 JPH0716157B2 (ja) 1995-02-22

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US (1) US4612457A (ja)
EP (1) EP0130079B1 (ja)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008276B1 (ko) * 1985-02-08 1990-11-10 가부시끼가이샤 도시바 2단계차단동작을이용한절연게이트바이폴라트랜지스터용보호회로
US4947063A (en) * 1987-10-09 1990-08-07 Western Digital Corporation Method and apparatus for reducing transient noise in integrated circuits
JPH01140494A (ja) * 1987-11-26 1989-06-01 Mitsubishi Electric Corp 半導体記憶装置の出力バッファ回路
US5136179A (en) * 1988-10-31 1992-08-04 Teledyne Industries, Inc. Logic level discriminator
US5055721A (en) * 1989-04-13 1991-10-08 Mitsubishi Denki Kabushiki Kaisha Drive circuit for igbt device
US5111084A (en) * 1990-05-31 1992-05-05 Westinghouse Electric Corp. Low loss drain pulser circuit for solid state microwave power amplifiers
US5386336A (en) * 1992-06-19 1995-01-31 Trw Inc. On chip current limiter
DE4441523C1 (de) * 1994-11-22 1996-05-15 Itt Ind Gmbh Deutsche Digitale Treiberschaltung für eine integrierte Schaltung
KR0124141B1 (ko) * 1994-12-29 1998-10-01 김광호 반도체 메모리장치의 데이타 출력 버퍼회로
US5963023A (en) * 1998-03-21 1999-10-05 Advanced Micro Devices, Inc. Power surge management for high performance integrated circuit
GB0003499D0 (en) 2000-02-15 2000-04-05 Sgs Thomson Microelectronics Circuit for providing a control signal
US6653878B2 (en) * 2001-09-24 2003-11-25 Microchip Technology Inc. Low-power output controlled circuit
US20060187700A1 (en) * 2005-02-08 2006-08-24 Iota Technology, Inc. Single event effect (SEE) tolerant circuit design strategy for SOI type technology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53105949A (en) * 1977-02-23 1978-09-14 Nat Semiconductor Corp Mos transistor output circuit
JPS5464938A (en) * 1977-10-11 1979-05-25 Philips Nv Bus driver

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52146274A (en) * 1976-05-31 1977-12-05 Toshiba Corp Output circuit
US4176289A (en) * 1978-06-23 1979-11-27 Electronic Memories & Magnetics Corporation Driving circuit for integrated circuit semiconductor memory
US4275313A (en) * 1979-04-09 1981-06-23 Bell Telephone Laboratories, Incorporated Current limiting output circuit with output feedback
US4395644A (en) * 1979-08-15 1983-07-26 Nippon Electric Co., Ltd. Drive circuit
US4329600A (en) * 1979-10-15 1982-05-11 Rca Corporation Overload protection circuit for output driver
US4322675A (en) * 1980-11-03 1982-03-30 Fairchild Camera & Instrument Corp. Regulated MOS substrate bias voltage generator for a static random access memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53105949A (en) * 1977-02-23 1978-09-14 Nat Semiconductor Corp Mos transistor output circuit
JPS5464938A (en) * 1977-10-11 1979-05-25 Philips Nv Bus driver

Also Published As

Publication number Publication date
DE3480635D1 (de) 1990-01-04
JPH0716157B2 (ja) 1995-02-22
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EP0130079A2 (en) 1985-01-02
EP0130079A3 (en) 1987-01-07
US4612457A (en) 1986-09-16

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