JPS6038877A - 絶縁ゲ−ト半導体装置 - Google Patents
絶縁ゲ−ト半導体装置Info
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- JPS6038877A JPS6038877A JP58146335A JP14633583A JPS6038877A JP S6038877 A JPS6038877 A JP S6038877A JP 58146335 A JP58146335 A JP 58146335A JP 14633583 A JP14633583 A JP 14633583A JP S6038877 A JPS6038877 A JP S6038877A
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- Japan
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- gate
- drain
- source
- layer
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/111—Field plates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート半導体装置、特に二重拡散による縦
型のパワーＭＯ８ＦＥＴ （金ｍ酸化物半導体電昇動呆
トランジスタ）の容置低減技術に関する。
型のパワーＭＯ８ＦＥＴ （金ｍ酸化物半導体電昇動呆
トランジスタ）の容置低減技術に関する。
二重拡散型と呼ばれる縦型のＭＯＳＦＥＴは第１図に示
すように１例えばｎ−型およびｎ＋＋シリコン基体１ａ
、ｌｂをドレインとしてその一主表面の一部にｐ型領域
２を拡散し、このｐ型領域２表面の一部にｎ＋型領領域
３拡散してソースとし、ソースの形成されないｐ憎領域
表面の一部をチャネル部４としてその上にＳｉｎ、から
なる絶縁膜５を介して多結晶シリコンからなるゲート電
極６を形成するとともに、ソースとなるｎ＋型領領域５
それに隣接するｐ副領域２０表面にアルミニウム膜から
なるソース電ＭＢ７を設けた構造を有し小型であって高
耐圧化に有効なスイッチング用ＭＯ３ＦＥＴとして実用
されている。
すように１例えばｎ−型およびｎ＋＋シリコン基体１ａ
、ｌｂをドレインとしてその一主表面の一部にｐ型領域
２を拡散し、このｐ型領域２表面の一部にｎ＋型領領域
３拡散してソースとし、ソースの形成されないｐ憎領域
表面の一部をチャネル部４としてその上にＳｉｎ、から
なる絶縁膜５を介して多結晶シリコンからなるゲート電
極６を形成するとともに、ソースとなるｎ＋型領領域５
それに隣接するｐ副領域２０表面にアルミニウム膜から
なるソース電ＭＢ７を設けた構造を有し小型であって高
耐圧化に有効なスイッチング用ＭＯ３ＦＥＴとして実用
されている。
二重拡散型のＭＯＳＦＥＴのゲート駆動にあたって２０
０ＫＨ２以上の高周波領域ではＩ＼１０８ＦＥＴの損失
はスイッチング損失が主になって（るもので、スイッチ
ング損失はゲート入力容量の１４ ｆｔ電荷量によって
決定される。すなわち、第１図を参照し、ゲート入力容
量（Ｃｉｓｓ）は、ゲート・ソース問答ｉｃｇｓとゲー
ト・ドレイン間容蓋Ｃｇｄの和（４ｓ十Ｃｇｄでありｃ
ｇｓ＋ｃｇｃｔが大きいほど充放電電力が必要となって
くる。
０ＫＨ２以上の高周波領域ではＩ＼１０８ＦＥＴの損失
はスイッチング損失が主になって（るもので、スイッチ
ング損失はゲート入力容量の１４ ｆｔ電荷量によって
決定される。すなわち、第１図を参照し、ゲート入力容
量（Ｃｉｓｓ）は、ゲート・ソース問答ｉｃｇｓとゲー
ト・ドレイン間容蓋Ｃｇｄの和（４ｓ十Ｃｇｄでありｃ
ｇｓ＋ｃｇｃｔが大きいほど充放電電力が必要となって
くる。
これまでの縦型ＭＯ８ＦＥＴの構造ではゲートがｎ型の
ドレイン基板にオーバーラツプしているためＣｇｄ が
太き（なり、ドライブ電力による損失が問題となること
が不出か８人によってあきらかとされた。
ドレイン基板にオーバーラツプしているためＣｇｄ が
太き（なり、ドライブ電力による損失が問題となること
が不出か８人によってあきらかとされた。
このよりなＣ１５ｓを小さくする手段としてオフセット
ゲーＨｌパワーＭＯ８ＦＥＴが提案されている。これは
第２図に示すように基体表面の一部ＩＣでｎ型ドレイン
領域を広くとりゲート１ｍ＆６をチャネル領域上以外の
部分から後退させソース電極がドレインの上に絶縁膜を
介して接するようにして、ゲート・ドレイン間に容ｉ（
Ｃｇｄ）を生じない構造としたものである。このよ５な
オフセットゲート型構造ではＣｇｄはなくなりゲート入
力容ＭＣ１ＳＳはゲート・ソース容ｆｉｌ Ｃｇｓのみ
となって小さくなるが、ドレイン領域を変形するために
拡散工程が伽雑になり単位面積当りのチャネル幅を大き
く設けることができず、又、ｐ副領域が両側から迫って
いるためドレイン部の縦方向抵抗ＲｏＮ（オン抵抗）が
大きくなる点で不利であるという問題点が生ずることが
本出細入によってあきらかとされたつ 〔発明の目的〕 本発明の目的とするところは、ゲート・ドレイン容ｆｆ
ｉｃｇｄ を低減でき、しかもｒｒａ単なプロセスで形
成できる絶縁ゲート半導体装置の提供にあろっ溌明の概
要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
ゲーＨｌパワーＭＯ８ＦＥＴが提案されている。これは
第２図に示すように基体表面の一部ＩＣでｎ型ドレイン
領域を広くとりゲート１ｍ＆６をチャネル領域上以外の
部分から後退させソース電極がドレインの上に絶縁膜を
介して接するようにして、ゲート・ドレイン間に容ｉ（
Ｃｇｄ）を生じない構造としたものである。このよ５な
オフセットゲート型構造ではＣｇｄはなくなりゲート入
力容ＭＣ１ＳＳはゲート・ソース容ｆｉｌ Ｃｇｓのみ
となって小さくなるが、ドレイン領域を変形するために
拡散工程が伽雑になり単位面積当りのチャネル幅を大き
く設けることができず、又、ｐ副領域が両側から迫って
いるためドレイン部の縦方向抵抗ＲｏＮ（オン抵抗）が
大きくなる点で不利であるという問題点が生ずることが
本出細入によってあきらかとされたつ 〔発明の目的〕 本発明の目的とするところは、ゲート・ドレイン容ｆｆ
ｉｃｇｄ を低減でき、しかもｒｒａ単なプロセスで形
成できる絶縁ゲート半導体装置の提供にあろっ溌明の概
要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ｎ型半導体シリコン基体をドレインとしてそ
の一主表面の一部に基体と逆導電型のｐ副領域が形成さ
れ、このｐ副領域表面の一部にｎ＋型領領域ソースとし
て形成され、ソースの形成されないｐ副領域表面をチャ
ネル部としてその上に絶縁膜を介して多結晶シリコン層
からなるゲート形成された絶縁ゲート型半導体装置であ
って、上記チャネル部に曲まれだドレイン上の多結晶シ
リコン層がゲートから電気的に切離されるとともにソー
スに促続されることにより、ゲート・ドレイン間の容置
を低減したものである。
の一主表面の一部に基体と逆導電型のｐ副領域が形成さ
れ、このｐ副領域表面の一部にｎ＋型領領域ソースとし
て形成され、ソースの形成されないｐ副領域表面をチャ
ネル部としてその上に絶縁膜を介して多結晶シリコン層
からなるゲート形成された絶縁ゲート型半導体装置であ
って、上記チャネル部に曲まれだドレイン上の多結晶シ
リコン層がゲートから電気的に切離されるとともにソー
スに促続されることにより、ゲート・ドレイン間の容置
を低減したものである。
第３図、第４図は本発明を二車拡散型ｎチャネルパワー
ＭＯ８ＦＥＴに適用した場合の一実施例を示し、第３図
は平面図、第４図は第３図におけるＡ−Ａ′切断断面図
である。同図において第１図。
ＭＯ８ＦＥＴに適用した場合の一実施例を示し、第３図
は平面図、第４図は第３図におけるＡ−Ａ′切断断面図
である。同図において第１図。
第２図と共通の構成部分は同一指示番号により指示され
ている。
ている。
第４図に示すようにゲート領域において、チャネル部４
に囲まれたドレイン部ｎ−型シリコン基体の直上に絶縁
膜５を介してポリシリコン層８が形成され、このポリＳ
ｉ層８は第３図に示すように同じポリシリコン層から
なるゲート６と電気的に切り離された低比抵抗の島領域
として形成され。
に囲まれたドレイン部ｎ−型シリコン基体の直上に絶縁
膜５を介してポリシリコン層８が形成され、このポリＳ
ｉ層８は第３図に示すように同じポリシリコン層から
なるゲート６と電気的に切り離された低比抵抗の島領域
として形成され。
このポリシリコン層８に対してソースを極（Ｓ）となる
Ａｋ配線７が上部の絶縁膜９の窓開部８ａを辿して接経
されてソースフィールドプレートとして利用されている
。
Ａｋ配線７が上部の絶縁膜９の窓開部８ａを辿して接経
されてソースフィールドプレートとして利用されている
。
第５図〜第１０図は上記二重拡散型ＭＯ８ＦＥＴの製造
プロセスを示す工程ｉｉｉｔｍｉｙであって、以下、各
工程に対応させて説明する。
プロセスを示す工程ｉｉｉｔｍｉｙであって、以下、各
工程に対応させて説明する。
（１） ｎ−−ｎ”ｑシリコン基板（ウェハ）ｌａ、ｌ
ｂを用意し、熱酔化してその表面にゲート酸化膜（Ｓｉ
ｎ、膜）５を形成し、その上にシリコンを気相よりデポ
ジットしポリシリコン層６を形成する（第５図）。
ｂを用意し、熱酔化してその表面にゲート酸化膜（Ｓｉ
ｎ、膜）５を形成し、その上にシリコンを気相よりデポ
ジットしポリシリコン層６を形成する（第５図）。
（２） ホトレジスト処理を行ない、ソース・ドレイン
拡散を行う部分及びゲート境界部分のポリシリコン層を
取り除き、ゲート部６とそれ以外の部分８とに分離する
（第６図）つ （３１残ったポリシリコン層６．８の上をホトレジスト
マスク１０で覆い、ポリシリコンを取り除いたシリコン
柄板表面にボロン（Ｉ））イオン打込み（Ｂ ： ７５
ＫｅＶ、 １．ＯＸ １０”ｏｔｎ−２）行う（第７図
ノウ（４１ボロン（Ｂ）を基体内に拡酸（１２００ＣＸ
９時間）シ、チャネル部及びベース部となるｐ副領域２
を形成１−るうこの拡散処理によりポリシリコン層表面
が酸化され酸化膜１１が形成される（第８図）。
拡散を行う部分及びゲート境界部分のポリシリコン層を
取り除き、ゲート部６とそれ以外の部分８とに分離する
（第６図）つ （３１残ったポリシリコン層６．８の上をホトレジスト
マスク１０で覆い、ポリシリコンを取り除いたシリコン
柄板表面にボロン（Ｉ））イオン打込み（Ｂ ： ７５
ＫｅＶ、 １．ＯＸ １０”ｏｔｎ−２）行う（第７図
ノウ（４１ボロン（Ｂ）を基体内に拡酸（１２００ＣＸ
９時間）シ、チャネル部及びベース部となるｐ副領域２
を形成１−るうこの拡散処理によりポリシリコン層表面
が酸化され酸化膜１１が形成される（第８図）。
（５＋ 一部にソース拡散用のコンタクト部を形成し。
リンＣＰ ）又はヒ素（Ａｓ ）を高濃度デポジット（
又はイオン打込み）シ、拡散してソースとなるｎ＋型領
領域３ｐ副領域２表面に形成する（第９図）。
又はイオン打込み）シ、拡散してソースとなるｎ＋型領
領域３ｐ副領域２表面に形成する（第９図）。
（６）全面に気相化学析出ＳｉＯ＊ （ＣＶＤ−８ｉｆ
ｔ ）又はリン・シリケート・ガラス（ＰＳＧ）をデポ
ジットして１層間絶縁膜９を形成する。この後、ソース
・コンタクトのためのホトエツチングを行ない、ソース
となるｎ型領域３とそれに隣接するｐ型領域３の一部を
露出すると同時に、ゲートから切り離されたポリシリコ
ン層の一部を露出する（第１０図）、。
ｔ ）又はリン・シリケート・ガラス（ＰＳＧ）をデポ
ジットして１層間絶縁膜９を形成する。この後、ソース
・コンタクトのためのホトエツチングを行ない、ソース
となるｎ型領域３とそれに隣接するｐ型領域３の一部を
露出すると同時に、ゲートから切り離されたポリシリコ
ン層の一部を露出する（第１０図）、。
さいごにアルミニウムを蒸着し、パターニングエッチす
ることにより、第３図、第４図に示すようにンースｎ＋
型領域罠コンタクトするとともにゲートから切り離され
たポリシリコン層８にコンタクトするソースＴｌ（ソー
ス、フィールドプレート）７を得る。
ることにより、第３図、第４図に示すようにンースｎ＋
型領域罠コンタクトするとともにゲートから切り離され
たポリシリコン層８にコンタクトするソースＴｌ（ソー
ス、フィールドプレート）７を得る。
以上実施例で述べた不発［Ｊｌｊによれば、下記のＪｌ
ｊ４由で８１１紀目的が連成できる。ドレインｎ−型基
板とオーバーラツプするゲートポリシリコン層がなくな
るため、 （：’ｇｄが激減し、入力容量 Ｃｉ ｓ
ｓ 、帰還容量Ｃｒｓｓ（＝Ｃｇｄ）の低減を図ること
ができるうソースと接続されたポリシリコン層８とドレ
インｎ−型基板との間の各組の用人は第４図に点線で示
す空乏層１２の拡かりによりほとんど無視できろう なお、ゲートとなるポリシリコン層６とソースに接続さ
れたポリシリコン層８との間隔ｄは大きすぎるとゲート
先端部に電界が県申し負性抵抗が発生するため、ドレイ
ンｎ−型領域１ａの濃度が高くなる程間隔ｄを小さくし
てピンチオフを連やかに行う必要がある、この関係はｎ
−型領域の濃度が１０ ′４０１””の場合でｄは４μ
ｍ以下、５Ｘ１０１４薗４の場合で２μｍとするう ゲートドライブ電力Ｐ、ｔ！Ｐ＝ ｉ Ｖ、 ｉ ＝Ｑ
／ ｔ＝Ｃ■／ｌよりＰ。−ＣＶ２／１−ｆＣｖ２とな
る。
ｊ４由で８１１紀目的が連成できる。ドレインｎ−型基
板とオーバーラツプするゲートポリシリコン層がなくな
るため、 （：’ｇｄが激減し、入力容量 Ｃｉ ｓ
ｓ 、帰還容量Ｃｒｓｓ（＝Ｃｇｄ）の低減を図ること
ができるうソースと接続されたポリシリコン層８とドレ
インｎ−型基板との間の各組の用人は第４図に点線で示
す空乏層１２の拡かりによりほとんど無視できろう なお、ゲートとなるポリシリコン層６とソースに接続さ
れたポリシリコン層８との間隔ｄは大きすぎるとゲート
先端部に電界が県申し負性抵抗が発生するため、ドレイ
ンｎ−型領域１ａの濃度が高くなる程間隔ｄを小さくし
てピンチオフを連やかに行う必要がある、この関係はｎ
−型領域の濃度が１０ ′４０１””の場合でｄは４μ
ｍ以下、５Ｘ１０１４薗４の場合で２μｍとするう ゲートドライブ電力Ｐ、ｔ！Ｐ＝ ｉ Ｖ、 ｉ ＝Ｑ
／ ｔ＝Ｃ■／ｌよりＰ。−ＣＶ２／１−ｆＣｖ２とな
る。
ｆ＝２００ＫＨｚ以上ではオン抵抗のロスよりドライブ
電力のロスか増大してきており、Ｃ（入力容ｉｊｔ Ｃ
ｉ ｓ ｓ ）を低減することがＰＧを押えることにな
る。
電力のロスか増大してきており、Ｃ（入力容ｉｊｔ Ｃ
ｉ ｓ ｓ ）を低減することがＰＧを押えることにな
る。
したがって１本発明によれば下記の効果が得られるつ
（１） ドレイン上のポリシリコン層をゲートより分離
したことによりＣｇｄが低減され、したがって入力容量
Ｃｌ５Ｓの低減ができる。すなわち、これまでのゲート
と分離されないポリシリコン層を有するＭＯＳＦＥＴと
対比して面積計算した場合１本発明の構造では３０〜４
０％容量の低減ができる。
したことによりＣｇｄが低減され、したがって入力容量
Ｃｌ５Ｓの低減ができる。すなわち、これまでのゲート
と分離されないポリシリコン層を有するＭＯＳＦＥＴと
対比して面積計算した場合１本発明の構造では３０〜４
０％容量の低減ができる。
第１１図及び第１２図は本発明によって容量低減の効果
をｃｉｓｓ−ｖ、ｓ曲線図及び、Ｑｉｓｓ（出力容置Ｃ
ｏ ｓ ｓ ） ＶＤ Ｂ 曲線図で示している。図中
の実線は、従来の二重拡散型パワーＭＯ８ＦＥＴの特性
曲線であり１点線は本発明による二重拡散型パワーＭＯ
８ＦＥＴの特性曲線である。
をｃｉｓｓ−ｖ、ｓ曲線図及び、Ｑｉｓｓ（出力容置Ｃ
ｏ ｓ ｓ ） ＶＤ Ｂ 曲線図で示している。図中
の実線は、従来の二重拡散型パワーＭＯ８ＦＥＴの特性
曲線であり１点線は本発明による二重拡散型パワーＭＯ
８ＦＥＴの特性曲線である。
（２１Ｃｇｄが低減されることにより帰還容ｊｉｔｃｒ
ｓｓが低減できる（第１２図参照）。すなわち、これま
でのＭＯＳＦＥＴと対比して曲＋ｒｌ ｎｌｒ″ンした
場合。
ｓｓが低減できる（第１２図参照）。すなわち、これま
でのＭＯＳＦＥＴと対比して曲＋ｒｌ ｎｌｒ″ンした
場合。
本発明の構造ではりＩ［１１′＠容η（が４０〜５（）
％低減できる。
％低減できる。
（３１人力容ｋＡｃｉｓｓの低減によりスイッチング時
間とりわけ下降時のｔｆは２／３に低減できスイッチグ
特性が向上する。そして高周波特性の向上が期待できる
。第１３図及び第１４図は本発明による容量低減された
ＭＯＳＦＥＴのスイッチング特性を示している。
間とりわけ下降時のｔｆは２／３に低減できスイッチグ
特性が向上する。そして高周波特性の向上が期待できる
。第１３図及び第１４図は本発明による容量低減された
ＭＯＳＦＥＴのスイッチング特性を示している。
（４１ポリシリコンのパターニング形状を変えるのみで
工程に変更がなく簡単なプロセスで実現できる。
工程に変更がなく簡単なプロセスで実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範曲で柚々変更可
能であることはいうまでもない。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範曲で柚々変更可
能であることはいうまでもない。
本発明は靴型のＭＯＳＦＥＴ Ｍりに適用できるもので
あり、特にｌセル当りのゲート面招が太きな高耐圧（４
００Ｖ〜１０００Ｖ）のＭＯ８ＦＥＴ製品及び１チツプ
のゲート面積が大きな低オン抵抗ＭＯ８ＦＥＴＫ適用し
て有効である。本発明は。
あり、特にｌセル当りのゲート面招が太きな高耐圧（４
００Ｖ〜１０００Ｖ）のＭＯ８ＦＥＴ製品及び１チツプ
のゲート面積が大きな低オン抵抗ＭＯ８ＦＥＴＫ適用し
て有効である。本発明は。
また、ゲートから精度よ（ソースを切り離す場合の微細
加工技術に応用できる。
加工技術に応用できる。
第１図は、二重拡散型ＭＯ８ＦＥＴの一例を示す断面図
であろう 第２図は、オフセットゲート型Ｍ ＯＳ Ｆ Ｅ Ｔの
例を示ｊｌｌ）ｒ面図である。 第３図及び第４図は１本発明による二重拡散型Ｍ ＯＳ
Ｆ Ｅ Ｔの一笑施例を示し、゛このうち第３図は平
面図、第４図は第３図におけるＡ−Ａ’視断面図である
。 第５図〜第１０図は１本発明による二ｎ（拡散型ＭＯ８
ＦＥＴの製造プロセスの例を示す工程断面図であろう 一第１１図及び第１２図は１本発明によるＭＯＳＦＥＴ
（点線）の容量特性を往来のもの（実線）と比較した
曲線図である。 第１３図及び第１４図は本発明によるＭ ＯＳ ＦＥＴ
のスイッチング特性を４くず曲が１図である。 ｌａ、ｌｂ：ｎ−・ｎ”ｆＪシリコン剤体（トレイン）
、２：ｐ型領域（ベース）、３：ｎ＋型領領域ソース）
。 ４：チャネル部、５：絶縁膜、６：ポリ−（多結晶）シ
リコンゲート電極、７・・・ソース′ｒｒＬ極、８：ソ
ースと接続するポリシリコン層、９：層間絶縁膜（ＰＳ
Ｇ）、１０ ：ホトレジストマスク、１に酸化膜、１２
：空乏層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第２図 第 ３ 図 第 ４ 図 第５図 第 ６ 図 第 ８ 図 第 ９ 図 第１０因 第１１図 Ｖ、δ （Ｖ） Ｖｏｓ＝θ 第１２図 Ｖｏｓ（Ｖ） Ｖσ５＝＝０ 第１３図 〈 第１４図 （ ＝スδδ＝ｚ、３θＯρＦ ７ｔδｓ−／１６’ＰＦ
であろう 第２図は、オフセットゲート型Ｍ ＯＳ Ｆ Ｅ Ｔの
例を示ｊｌｌ）ｒ面図である。 第３図及び第４図は１本発明による二重拡散型Ｍ ＯＳ
Ｆ Ｅ Ｔの一笑施例を示し、゛このうち第３図は平
面図、第４図は第３図におけるＡ−Ａ’視断面図である
。 第５図〜第１０図は１本発明による二ｎ（拡散型ＭＯ８
ＦＥＴの製造プロセスの例を示す工程断面図であろう 一第１１図及び第１２図は１本発明によるＭＯＳＦＥＴ
（点線）の容量特性を往来のもの（実線）と比較した
曲線図である。 第１３図及び第１４図は本発明によるＭ ＯＳ ＦＥＴ
のスイッチング特性を４くず曲が１図である。 ｌａ、ｌｂ：ｎ−・ｎ”ｆＪシリコン剤体（トレイン）
、２：ｐ型領域（ベース）、３：ｎ＋型領領域ソース）
。 ４：チャネル部、５：絶縁膜、６：ポリ−（多結晶）シ
リコンゲート電極、７・・・ソース′ｒｒＬ極、８：ソ
ースと接続するポリシリコン層、９：層間絶縁膜（ＰＳ
Ｇ）、１０ ：ホトレジストマスク、１に酸化膜、１２
：空乏層。 代理人 弁理士 高 橋 明 夫 第 １ 図 第２図 第 ３ 図 第 ４ 図 第５図 第 ６ 図 第 ８ 図 第 ９ 図 第１０因 第１１図 Ｖ、δ （Ｖ） Ｖｏｓ＝θ 第１２図 Ｖｏｓ（Ｖ） Ｖσ５＝＝０ 第１３図 〈 第１４図 （ ＝スδδ＝ｚ、３θＯρＦ ７ｔδｓ−／１６’ＰＦ
Claims (1)
- 【特許請求の範囲】 １、半導体前体をドレインとしてその一主表面の一部に
上記基体と逆４電型の領域が形成され、この逆６電型領
域表面の一部に基体と同導電型領域かソースどして形成
され、ソースの形成されない逆導電型領域表面の一部を
チャネル部としてその上に絶縁膜を介して多結晶半導体
層からなるゲートが形成された絶縁ゲート半導体装置で
あって。 ドレイン上の多結晶半導体層がゲートから電気的に分離
されるとともにソースに接続されていることを性徴とす
る絶縁ゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146335A JPS6038877A (ja) | 1983-08-12 | 1983-08-12 | 絶縁ゲ−ト半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146335A JPS6038877A (ja) | 1983-08-12 | 1983-08-12 | 絶縁ゲ−ト半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038877A true JPS6038877A (ja) | 1985-02-28 |
Family
ID=15405358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146335A Pending JPS6038877A (ja) | 1983-08-12 | 1983-08-12 | 絶縁ゲ−ト半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038877A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005045937A3 (en) * | 2003-11-06 | 2005-08-11 | Koninkl Philips Electronics Nv | Insulated gate field-effect transistor |
| JP2006516365A (ja) * | 2003-01-21 | 2006-06-29 | ザ ノース ウエスト ユニヴァーシティ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
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