JPS6039193B2 - 電子時計 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子時計において、基準発振周波数の調整又
は分周器の分周比の調整を行なう機構に関する。

本発明の目的は、基準発振及び該基準周波数を分周する
分周器、計時機構、表示体等により駆動する電子時計を
、高精度にかつ広範囲に周波数調整する機構を提供する
ことにある。

従来の周波数調整は、発振器内に、トリマーと称するコ
ンデンサーの容量を変えることで、実行されてきた。

この周知の方法では、ｍ 広範囲の周波数領域に渉つて
、周波数調整すると、調整範囲の大きさに従って、発振
開始電圧が高くなり、また発振が不安定になる。

■ 高精度の調整は、微妙でかつ不安定であり、長時間
を有する。

‘３｝ トリマーコンデンサーは価格も高く、また、時
計体内での容積もかなりとる。

等多くの欠点がある。

本発明は、トリマ−を廃止し、電子回路による論理緩急
方式に関する。

本発明の特長は、 ‘１ー 広範囲に渉る周波数調整が可能である。

【２’高精度の周波数調整が可能である。｛３ー 周波
数調整が短時間で行なえる。

【４｝ 精度測定が短時間で行なえる。

等である。

本発明を第１図のブロック図により説明する。

第１図のブロック図は、１の基準周波数発振源、２の分
局器、３の計時機構、５の積算回路、６のリセット回路
、８の記憶回路、９の記憶素子書込み回路、１０の基準
発振周波数調整回路及び表示体４等から構成される。１
から信号は、２に入力する。

２で分周された低周波数の出力１２は、３に入力し、出
力１３により４を駆動する。

出力１２は５にも入力する。５は１２を更に低周波教化
し１９を出力する。

出力１９は６に入力する。６は、１９が入力すると、リ
セット信号１４を８の出力によって決まる２つのりセッ
トされるべき分周段が、すべてリセットされたことを１
６′を通して確認するまで分周段を順次リセットする。

またこのリセット信号は、いくつかの分周段に対しては
、セット信号ともなりうる。

詳細は、後述する。さらに１川こより８の出力１７″に
対応して１の発振周波数をも調整する。次に本発明のさ
らに詳しい構成を第２図、第３図を用いて説明する。

第３図は第２図のタイムチャートである。１，２，３，
４，５，８はそれぞれ第１図と同じ内容のものを示す。
又、例えば２，，２２の右下の数字はその部分を示す。
１からの出力２を通り３により４に表示される。

又、２からの出力は５に入り低周波化される。積算回路
５Ｐを出た出力９０はＲ−Ｓフリツプフロツプよりなる
制御回路８９をセットし２Ｎ＋，ヘリセツトパルスを供
給する。又同様に８８Ｎへも入力する。８８ｘ〜８８Ｎ
は第１図６のリセット回路に対応するものであり、８８
Ｎでは、記憶回路８の出力しＮの状態により次の２通り
の機能を果す。

Ａ ２Ｎの出力が“Ｈ”になった瞬間、２Ｎヘリセット
信号９２を出力する。

Ｂ ８８Ｎに９１が入力した瞬間リセット信号を出力す
る。

の２通りである。

この選択は、記憶回路８により、その論理レベルにより
決定される。また本方式の説明では、分局器２，〜２Ｎ
を２進カウンターとし、リセット状態で“Ｌ”のものを
用いる。またＪＮ＝Ｌなら８８Ｎが上述のＡの機能を、
小Ｎ＝日ならＢの機能を果すとする。しＮの内容により
８８ＮはＡまたはＢの機能を果し９２にリセットパルス
を出力し２Ｎはリセットされる。また９２はさらに次の
８８Ｎ‐，に入力する。８８Ｎ−，も８８Ｎと同様の機
能を果し、心Ｎ‐，の内容により、ＡまたはＢの機能を
果す。

以下８８Ｋまで同じ機能を果し、２Ｋ〜２Ｎまでリセッ
トされる。また出力９４は８９に入力し８９を閉鎖し、
２Ｋ〜２Ｎまでをリセットから解除する。このようにし
て緩急の１サイクルが完了する。次にこのことを第３図
のタイムチャートを用いて説明する。ここでＮ＝Ｋ＋２
とし、心Ｋ＝ＪＮ＝Ｌ 心Ｎ‐・＝日とする。

５Ｐから９０の出力が出たとする。

この時８９は、この信号を通過し、ｔ＝Ｌから２Ｍ．が
リセットされる。また同時に８８Ｎにも信号が入力し、
２Ｎの出力が日になるまで待機し、日になった瞬間、２
Ｎヘリセット信号９２を出力する。この時２Ｎはリセッ
トされる。（ｔ＝ｔ，）またはこのリセット信号は８８
Ｎ‐，は、心Ｎ‐，こ日であるため９２の信号をそのま
ま９３へ通過させ、２Ｎ‐，をリセットする。次にこの
信号９３は、８８Ｋにも入力する。８８Ｋは、心Ｋ＝Ｌ
であるため、２Ｋの出力が日になるまで待機し、Ｈ‘こ
なった瞬間（ｔ＝ら）にリセットパルスを９４に出力し
、２Ｋがリセットされる。

また９４は８９にも入力しＲ一Ｓフリツプフロップより
なる制御回路８９をリセットし閉鎖する。

このようにして１サイクルが完了する。

この時、この分周器の中で、２Ｋ‐，の出力パルスの内
５パルスを削除されたことになり、この５パルス分が周
波数調整されたことになる。ここで９１の出力が２Ｎ＋
，にリセットパルスとして入力するかわりに、セットパ
ルスと入力する場合には、逆に２Ｋ‐，の出力パルスに
して３パルス分パルスが加増される。

このようにして分周器内において、心Ｋ〜心Ｎの内容に
より、進み、遅れの両側の周波数調整がなされる。

ここでの説明では簡単に２Ｎ＋，のみにセットパルスが
入る場合を説明したがいずれの分周器または多数の分周
器にセットパルスが入力するようにすることもできる。
第４図は第２図８９，８８Ｎ、８８Ｎ‐，の具体的回路
構成の例であり、第２図制御回路８９はＲ−Ｓフリップ
フロップより構成され、リセット回路８８はＲ−Ｓフリ
ップフロップとゲート回路によって構成されている。次
に第１図にもどり本発明に付髄する構成について説明す
る。第１図の１０は基準発振周波数調整回路であり、第
５図に詳細が示されている。２７は圧電素子、２８，２
９は低抗、３川まィンバー夕、３１，３２はコンデンサ
ーであり、これらは、第１図の１を構成する。

３４，〜３４ＮはＭＯＳトランジスター、３３．〜３３
Ｎはコンデンサーであり、これらは第１図の１０を構成
する。

原理は、トリマ−と同様であり、共振器内の容量の変化
により、発振周波数を調整する。

３３，〜３３Ｎは、８の出力により３４，〜３４Ｎを適
宜オンすることで選択される。

ここで３３・〜３３Ｎは、周波数の非常に狭い範囲の調
整に用いるため、小容量でよい。

したがってトリマーのもつ欠点は、ここでは現われない
。またここではコンデンサーについてのみ説明したが、
このことは抵抗その他発振源内にあり周波数を変化させ
うる素子であればなんでもよい。

この周波数調整を設けることで、精度の測定時間を、短
時間にし、かつ高精度の電子時計がえられる。次に第１
図８の記憶回路の内容について説明する。

本発明では、外部から制御する機械式スイッチ又は不揮
発性メモリを記憶回路として用いる。

ここでは、不揮発性メモリとしてＦＡＭＯＳを用いて説
明する。第６図、第７図にＦＡＭＯＳによる記憶回路の
一例を示す。３６はＦＡＭＯＳ素子、３５はインバータ
ー、３８は抵抗、３７，４０，４ １，４２，４３はＭ
ＯＳトランジスターを示す。

第４図では、３６のインピーダンスに比べ高いインピー
ダンスをもつＮチャンネルトランジスターで３５のイン
バーターを構成する。

これにより、３６がオン状態の時には、３５の入力如何
を問わず、心Ｋに論理状態日が出力される。（以後単に
日，Ｌと表現する。）また３６がオフの時には、３５の
反転されたものがＪＫに出力される。従って、７が駆動
した時に３５に日を入力すれば、しｘには、３６がオン
の時日、オフの時Ｌが出力され、記憶回路としての役割
を果たす。第７図の例は、第６図の例にスタティックメ
モリーを組み合わせたものである。原理は第６図の例と
同機、３８の高抵抗により、ＦＡＭＯＳのオン、オフを
日，Ｌの論理状態に変換するものである。この例では、
この情報を、クロツクドゲートを通してスタティックメ
モリーに書き込み使用する。これにより、ＦＡＭＯＳを
通して流れる電流をスタティックメモリーに書込む時以
外は０にでき、電力に節約になる。ここで抵抗３８は、
トランジスターで形成されてもよい。

以後本発明の説明に於いては、ＦＡＭＯＳ素子としてデ
ュアルゲートタイプのものが用いられているが、かだし
これに限定されるものではない。ＦＡＭＯＳ素子への書
き込みとしては、第８図、第９図、第１０図のような方
法が考えられる。第８図では、４４，４６にＭＯＳトラ
ンジスター、４５に抵抗、４７，４８にデュアルゲート
のＦＡＭＯＳ素子を示す。書き込み電圧Ｖｗは、通常−
３０〜一４０ボルト程度必要である。ただし場合によっ
ては、第１１図Ａに正面図、第１１図Ｂに側面図を示す
が如く、ＰチャンネルＦＡＭＯＳ素子のドレィン側に、
Ｎ＋領域を設け、ドレィン耐圧を低下させ、書き込み電
圧Ｖｗを低下させることも可能である。第８図では、４
４のゲートＢにＬが入力すると、４４はオンする。

ここで４５を、４４のオンィンピーダンスに較べ、高イ
ンピーダンスとしておくと、４６のゲートには、ほぼ日
が入力する。この状態では、４６はオフであり、４７は
書き込まれない。これに反して、４４のゲートに日が入
力すると、４４はオフし、４６のゲートにはＶｗが入力
する。

この時Ｖｗを、４６のオン電位以下（ＩＶｗｌはｌ ４
６のオン電位ｌ以上）でかつ、ＦＡＭＯＳ４７の書き込
み電圧以下ＩＶｗｌはｌ書き込み電圧ｌ以上）に設定す
れば、４６はオンされ、ＦＡＭＯＳは書き込まれる。

第９図、第１０図の例は、抵抗４５を用いない回路構成
である。

第９図においては、４９のインバーター、５０，２１，
５２，５３，５４のＭＯＳトランジスター、５５，５６
のデュアルゲートのＦＡＭＯＳ素子により、構成された
書き込み回路を示す。この例は、ＰチャンネルＭＯＳト
ランジスターを組み合わせたフリツプフロツプを応用し
ている。Ｂに日が入力すると、５０，５３がオンし、５
４のゲートにＶｗが入力する。

この時、Ｖｗは負であるため、５４はオフし書き込まれ
ない。反対にＢにＬが入力すると、５１，５２がオンし
、５４もオンし５５は貫き込まれる。

第１０図の例には、５７，５８，５９にＭＯＳトランジ
スター６０，６ １にデュアルゲートＦＡＭＯＳ素子を
示す。この例においては、Ｂに日が入力すると５７はオ
フし、５９のゲ−トには、Ｖｗが入力する。Ｖｗは負の
ため、５９はオフし６川ま書き込まれない。これに反し
てＢにＬが入力すると、５７はオンし、したがって５９
もオンし６０は書き込まれる。ここでＦＡＭＯＳ素子と
しては、Ｐチャンネルのもののみを取り上げたが、Ｎチ
ャンネルＦＡＭＯＳに於いても、全く同様に用いること
ができる。

ただしこの場合には書き込み回路が若干変化するが、原
理は全く同じである。同様なことは、第６図、第７図の
例にも適用される。

また以上のことはＦＡＭＯＳ素子以外の不揮発性記憶素
子にそ応用できる。ここでは不揮発性記憶素子の例とし
てＦＡＭＯＳを用いたままでその他のフューズタィプの
ものやダイオードの接合破壊タイプのものでもよく、同
様な回路構成は容易に達成できる。次に、記憶回路に書
き込むべき情報を入力する方法について説述する。

入力する方法としては、第８，９，１０図の例における
Ｂ端子に直接入力する方法がある。

しかし、ＦＡＭＯＳ素子の数が多くなると、このように
直接書き込むことは、時間的にも、また端子数が多いと
いう点で空間的に、大きい問題が生じる。そこで本発明
では、この問題を避けるための一例を第１２図に示す。

第１２図の例は、外部から時系列パルス信号を入力し、
その情報を書き込み情報とするものである。第１２図に
於いて、６９，〜６９Ｎは、本発明に使用される第１図
の分周器群２の一部を示す。

２〜Ｎまでの個数Ｎ−１個は、使用ＦＡＭＯＳ素子の個
数に一致する。

また７０〜７２は、第１３図、第１４図に示される。ト
ランスミッションゲートかまたは、クロツクドインバー
タ一を示す。第１２図の作動を説明する。

遠常時計連針時には、７０が通過、７１が不通過、７２
が通過となる。これは、ライン７８の信号により決定さ
れる。これにより、８０から入力した信号は、６９，〜
６９Ｎの分周器により適切に分周された７９以後正確に
使用される。

また７９と同り信号は７２を通して７３により外部に出
力される。７３は時計体から外部の調整装置へと送られ
る。

外部装簿は、この信号を検出し、歩度を測定し、歩度調
整信号を発信する。歩度調整信号は、同じィン７３によ
り時計体へ送られる。その時には、７８の信号により、
７０，７２が不通過、７１が通過となる。これにより、
信号は７３，７５，７１，７６を通って６９２〜６９Ｎ
へ入力する。

これにより、調整信号は６３〜６３の分周器に記憶され
る。次にその記憶内容が６９８′〜６９Ｎ′を通してＦ
ＡＭＯＳ素子へ通じる。以上のように、書き込み情報が
転送される。

勿論分周器６９２〜６９Ｎが転送前に、決められた一定
の状態になったことを検出した後、転送されることは言
うまでもない。次に短時間に度を測定する方法について
説述する。

第２図により簡単に説明する。第２図において、緩急の
為の信号は分周器５Ｐからもたらされるわけであるが、
これを２Ｎの信号を２４に入力することで達成される。
この時の２Ｎの信号を何らかの方法、例えば、外部端子
とか、または、表示機構４または、４を駆動する装置特
を利用して外部へ発信し、それを検出することで実行さ
れる。これは２Ｎの信号に限らず、それ以後の分周器の
信号を２４に入力してもよいし、外部で検出する信号も
２４に入力させる信号に限る必要もない。

またこの信号は第１２図の７３を利用することもできる
。

この時にも第１３図、第１４図の回路を利用すればよい
。

以上の説明では、主に緩急に関してＦＡＭＯＳ素子を応
用した例に主限をおいてきたわけであるが、第１図の２
２に接続される外部端子群によっても同様に歩度調整が
できる。

これは、使用年数や外部環境等により、歩度がずれた時
などに有効である。外部端子群により回路内へ情報を与
える方法としては、主に機械的スイッチが利用される。

それらの例を第１５，１６，１７，１８図に示す。第１
５図の例は、多接点スイッチであり、第１６図はロータ
リースイッチによる例を示す。

また第１７図には、２接点による３値スイッチつまり、
歩度をプラス側、マイナス側、および０に切換えるもの
である。また第１９図の例は、Ｎ接点、Ｎ＋１値４Ｎ：
自然数）スイッチに拡張出来る。第１８図の例は、ブッ
シュスイッチにより、十側、一側を１ステップずつ調整
するスイッチである。これらのスイッチによる歩度調整
及び前述のＦＡＭＯＳメモリーの内容による歩度調整を
適宜組み合わせることで常時正確な時計を供給すること
ができる。以上のように、本願発明は、複数段のりセッ
ト回路８８Ｋ〜８８Ｎが同時ではなく、順次リセツト動
作を行ない、最後のリセット回路８８ＫのＩＪセット終
了により一連のリセット動作が終るため、制御回路８９
はリセット動作の始点のみ決めればよく、調整の分解能
に影響を与える狭幅パルスを発生させる必要がないので
簡単な構成で高い分解能の調整を行なうことができる利
点がある。

図面の簡単な説明第１図・・・・・・本発明の緩急回路
のブロック図。

第２図・・…・本発明の緩急回路の一例を示す図。第３
図…・・・第２図の本発明の緩急回路のタイミングチャ
ート図。第４図・・・・・・第２図の本発明の緩急回路
の具体例を示す図。第５図・・・・・・基準発振周波数
調整回路の具体例を示す図。第６図〜第１１図・・…・
不揮発性記憶回路の例を示す図。第１２図〜第１４図・
・・・・・外部情報書き込み回路を示す回路図。第１５
図〜第１８図・・・・・・機械的スイッチの例を示す図
。第１図第３図 第２図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図（ハ） 第１１図（Ｂ） 第１２図 第１３図 第１４図 第１５図 第１６図 第１７図 第１８図

Claims (1)

【特許請求の範囲】
1. １ 発振回路、複数の分周段を含む分周回路、時核表示
   手段よりなる電子時計において、歩度緩急用のデータを
   記憶する記憶回路、前記分周回路の出力をさらに分周す
   る積算回路、前記積算回路の出力によりリセツト開始信
   号を出力する制御回路、前記分周段の任意段に対応して
   設けられ、それぞれ対応する分周段の出力を入力する第
   １入力端及び後段のリセツト回路のリセツト出力又は前
   記リセツト開始信号を入力する第２入力端を有し、前記
   歩度緩急用のデータに従つて選択的に前記第１入力端の
   入力の反転又は前記第２入力端の入力により対応する前
   記分周段にリセツト信号を供給する複数段のリセツト回
   路よりなることを特徴とする電子時計。