JPS6039246A - シ−ケンス制御回路 - Google Patents
シ−ケンス制御回路Info
- Publication number
- JPS6039246A JPS6039246A JP58147369A JP14736983A JPS6039246A JP S6039246 A JPS6039246 A JP S6039246A JP 58147369 A JP58147369 A JP 58147369A JP 14736983 A JP14736983 A JP 14736983A JP S6039246 A JPS6039246 A JP S6039246A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- selector
- instruction
- ram
- control circuit
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分テｒ〕
本発明はマイクロプロセッサなどのシーケンス制御回路
に係り、特にプロゲラ１１カウンタの値のスタック動作
の高速化に関する。
に係り、特にプロゲラ１１カウンタの値のスタック動作
の高速化に関する。
一般にデータ蓄積用ＲＡＭを有するマイクロプロセッサ
においては、ＲＡＭの一部をプログラムカウンタのスタ
ックに用い、ジャンプ向合が実行される都度、そのとき
のプログラムカウンタの値をＲＡＭにスタックする方式
がどら、１シる。
においては、ＲＡＭの一部をプログラムカウンタのスタ
ックに用い、ジャンプ向合が実行される都度、そのとき
のプログラムカウンタの値をＲＡＭにスタックする方式
がどら、１シる。
かＮる従来の構成例を第１図に示す。図中、１はプログ
ラムカウンタ（ｐｃ）であり、図示しろ・いプログラム
蓄積用Ｒ，ＯＭから命令をフエーノチするのに用いられ
る。通常、このＰｃｔの値Ｌｌ： 、１’ンクリメンタ
２、セレクタ６の経路で順次＋１さＪし、その結果、命
令がジ−ケンスジＡ・ル１こフェーノチし実行される。
ラムカウンタ（ｐｃ）であり、図示しろ・いプログラム
蓄積用Ｒ，ＯＭから命令をフエーノチするのに用いられ
る。通常、このＰｃｔの値Ｌｌ： 、１’ンクリメンタ
２、セレクタ６の経路で順次＋１さＪし、その結果、命
令がジ−ケンスジＡ・ル１こフェーノチし実行される。
３はデータ蓄積用ＲΔＭてあり、通常はデータポインタ
（ＤΔＰ）４の１直がセレクタ７で選択されて該ＲＡＭ
３にｌｊえられ、当該ＲΔｔ、・１アドレスに対するデ
ータの読、ｂ書きがデータバス、８を介して行われる。
（ＤΔＰ）４の１直がセレクタ７で選択されて該ＲＡＭ
３にｌｊえられ、当該ＲΔｔ、・１アドレスに対するデ
ータの読、ｂ書きがデータバス、８を介して行われる。
一方、サブルーチンコール命令などのジャンプ命令の場
合は、スタックポインタ（ＳＴＰ）５の値がセレクタ７
を通してＲＡＭ３にｌｊ、えられて、当該ＲＡＭアドレ
スへＰＣＩの値がスタックされ、その後、ＰＣＩの内容
がジャンプ先アドレスに変更される。なお、Ｓ Ｔ Ｐ
５のイ直は、ＰＣＩの１直がＲＡＭ３へスタックさ才
しる毎に＋１され、リターン命令などでＲＡｌｌ、？３
からＰＣｌへ戻される毎に−１される。
合は、スタックポインタ（ＳＴＰ）５の値がセレクタ７
を通してＲＡＭ３にｌｊ、えられて、当該ＲＡＭアドレ
スへＰＣＩの値がスタックされ、その後、ＰＣＩの内容
がジャンプ先アドレスに変更される。なお、Ｓ Ｔ Ｐ
５のイ直は、ＰＣＩの１直がＲＡＭ３へスタックさ才
しる毎に＋１され、リターン命令などでＲＡｌｌ、？３
からＰＣｌへ戻される毎に−１される。
第１図の従来例において、ジャンプ命令の動作時のタイ
ミングチャー１へを第２図に示す。第２図は、タイミン
グ１でＰＣＩの値ｎをＳ Ｔ Ｐ ５の指示するＲＡＭ
アドレスに書き込み、タイミング２でその時のＰＣＩの
内容をジャンプ先アドレスＸに書き変え、タイミング３
でＰＣＩの内容がＸに確定することを示している。
ミングチャー１へを第２図に示す。第２図は、タイミン
グ１でＰＣＩの値ｎをＳ Ｔ Ｐ ５の指示するＲＡＭ
アドレスに書き込み、タイミング２でその時のＰＣＩの
内容をジャンプ先アドレスＸに書き変え、タイミング３
でＰＣＩの内容がＸに確定することを示している。
このように、従来のシーケンス制御回路においては、サ
ブルーチンコール命令などのジャンプ命令の■７、ＰＣ
の値を該ＰＣからＲ，Ａ Ｍへ転送した後、該ＰＣの内
容を変更しているため、ＰＣからＲＡＭへの転送動作を
命令として与えなくてはならず、従って命令が煩雑にな
り、しかもジャンプ命令の実行に２タイミングか＼す、
サブルーチンコール命令等の実行速度が劣化するという
欠点があった。
ブルーチンコール命令などのジャンプ命令の■７、ＰＣ
の値を該ＰＣからＲ，Ａ Ｍへ転送した後、該ＰＣの内
容を変更しているため、ＰＣからＲＡＭへの転送動作を
命令として与えなくてはならず、従って命令が煩雑にな
り、しかもジャンプ命令の実行に２タイミングか＼す、
サブルーチンコール命令等の実行速度が劣化するという
欠点があった。
本発明は上記従来の欠点に鑑みなされたもので。
ジャンプ命令の実行の高速化を達成するシーケンス制御
回路を提供することにある。
回路を提供することにある。
本発明の要点は、サブルーチンコール命令等、ＰＣの値
をスタックしなければならないジャンプ命令のときはデ
ータバスを介しての転送命令が行われないことに注目し
、ＰＣとＲ，ＡＭの間にスタックレジスタを入れ、ＰＣ
の変更とＰＣの値のＲＡＭへの転送を同時に行うように
したものである。
をスタックしなければならないジャンプ命令のときはデ
ータバスを介しての転送命令が行われないことに注目し
、ＰＣとＲ，ＡＭの間にスタックレジスタを入れ、ＰＣ
の変更とＰＣの値のＲＡＭへの転送を同時に行うように
したものである。
第３図は本発明のシーケンス制御回路の一実施例である
。図中、１〜８は第１図と同じであり、セレクタ９とス
タックレジスタ（ＳＴＲ）１０を追加した点が第１図と
異なる。以下、ＰＣＩからＲＡＭ３へのデータ転送を”
ＰＵＳＨ”、ＲＡＭ３からＰＣＩへのデータ転送を”
Ｐ ＯＰ ”と呼ぶことにする。
。図中、１〜８は第１図と同じであり、セレクタ９とス
タックレジスタ（ＳＴＲ）１０を追加した点が第１図と
異なる。以下、ＰＣＩからＲＡＭ３へのデータ転送を”
ＰＵＳＨ”、ＲＡＭ３からＰＣＩへのデータ転送を”
Ｐ ＯＰ ”と呼ぶことにする。
第４図は第３図の動作を説明するための図で、（１）が
ＰＵＳＨ時の動作、（２）がＰＯＰ時の動作である。Ｐ
ＵＳＨ時、ジャンプ命令のはじまりにＰＣＩの内容Ｐが
セレクタ９経出で５ＴＲＩＯに転送され、同時にＰＣＩ
にジャンプ先アドレスＸが入力さＪしるとノｔに、該ジ
ャンプ命令実行中に５ＴＰ５の値がインクリメントされ
てｎ＋］となり、この５ＴＰ５の値がセレクタ７を介し
てＲＡＭ３に与えらＪ−Ｌ 、このＲＡＭ３のアドレス
ｒ１＋１に５ＴＲＩＯの内容Ｐがデータバス８経出で１
き込ま、Ｉする。なお、ｐ −ｎｌは前のジャンプ命令
のときのＰＣＩの値であり、同様の動作により、ＲＡＭ
３のアドレス１１に既に書き込まれていることを示して
いる。一方、ＰＯＰ時においては、最後にＰＵＳ ＨＩ
、た値Ｐが５ＴＲＩＯに残っている。この５ＴＲＩＯの
内容Ｐが、ＰＯＰをともなうジャンプ命令のはしまりに
、セレクタ６を通してＰＣＩに転送され、該Ｐ Ｃ，１
の値がジャンプ前に戻される。
ＰＵＳＨ時の動作、（２）がＰＯＰ時の動作である。Ｐ
ＵＳＨ時、ジャンプ命令のはじまりにＰＣＩの内容Ｐが
セレクタ９経出で５ＴＲＩＯに転送され、同時にＰＣＩ
にジャンプ先アドレスＸが入力さＪしるとノｔに、該ジ
ャンプ命令実行中に５ＴＰ５の値がインクリメントされ
てｎ＋］となり、この５ＴＰ５の値がセレクタ７を介し
てＲＡＭ３に与えらＪ−Ｌ 、このＲＡＭ３のアドレス
ｒ１＋１に５ＴＲＩＯの内容Ｐがデータバス８経出で１
き込ま、Ｉする。なお、ｐ −ｎｌは前のジャンプ命令
のときのＰＣＩの値であり、同様の動作により、ＲＡＭ
３のアドレス１１に既に書き込まれていることを示して
いる。一方、ＰＯＰ時においては、最後にＰＵＳ ＨＩ
、た値Ｐが５ＴＲＩＯに残っている。この５ＴＲＩＯの
内容Ｐが、ＰＯＰをともなうジャンプ命令のはしまりに
、セレクタ６を通してＰＣＩに転送され、該Ｐ Ｃ，１
の値がジャンプ前に戻される。
同時に、該ジャンプ命令実行中にＳ Ｔ Ｐ ５の値が
ディクリメントされてｎとなり、このＳ Ｔ Ｐ ５の
値が示すＲＡＭアドレス１１の内容［１−ｍが読み出さ
れ、データバス８経出で５ＴＲ５へ転送される。
ディクリメントされてｎとなり、このＳ Ｔ Ｐ ５の
値が示すＲＡＭアドレス１１の内容［１−ｍが読み出さ
れ、データバス８経出で５ＴＲ５へ転送される。
このように、ＰｃｔとＲＡＭ３の間に５ＴＲ１Ｏを入れ
、ジャンプ命令の実行とＳ Ｔ Ｒ−ＲＡＭ間のデータ
転送を並列に行わせることにより、Ｐ Ｕ Ｓ ＨやＰ
ＯＰをともなうジャンプ命令の動作を高速化できる。
、ジャンプ命令の実行とＳ Ｔ Ｒ−ＲＡＭ間のデータ
転送を並列に行わせることにより、Ｐ Ｕ Ｓ ＨやＰ
ＯＰをともなうジャンプ命令の動作を高速化できる。
上記実施例において、Ｐ Ｕ Ｓ ＩＩ動作時のタイミ
ングチャートを第５図に示す。すなわち、タイミング１
のはじめにＰＣＩの内容を５ＴＲＩＱに転送し、引き続
きＰｃｔへのジャンプ先アドレスＸのセットと５ＴＲ１
，ＯからＲＡＭ３へのデータ転送を同時に行うため、そ
の動作はタイミング１内で終了し、ＰＣＩの内容Ｘはタ
イミング２で確定する。このように、ジャンプ命令は従
来の半分の時間で実行できる。
ングチャートを第５図に示す。すなわち、タイミング１
のはじめにＰＣＩの内容を５ＴＲＩＱに転送し、引き続
きＰｃｔへのジャンプ先アドレスＸのセットと５ＴＲ１
，ＯからＲＡＭ３へのデータ転送を同時に行うため、そ
の動作はタイミング１内で終了し、ＰＣＩの内容Ｘはタ
イミング２で確定する。このように、ジャンプ命令は従
来の半分の時間で実行できる。
以上説明したように、本発明によＡｔば、わずかのハー
ドウェアの増加により、Ｐ Ｕ Ｓ ＨやＩ） ＯＰを
ともなうジャンプ命令を従来の半分の時間で実行でき、
かつ命令記述の簡素化も可能となる利点がある。
ドウェアの増加により、Ｐ Ｕ Ｓ ＨやＩ） ＯＰを
ともなうジャンプ命令を従来の半分の時間で実行でき、
かつ命令記述の簡素化も可能となる利点がある。
第１図は従来のシーケンス制御回路の溝底図。
第２図は第１図の動作を説明するためのタイミング図、
第３図は本発明の一実施例の植成図、第４図は第３図の
動作を説明するためのデータ遷移図、第５図は同じくタ
イミング図である。 ｌ プログラムカウンタ、２・・・インクリメンタ、３
・・データ蓄積用１くΔＭ、４・データポインタ、５
スタックポインタ、６，７゜９・セレクタ、８・・・デ
ータバス、１０ ・スタックレジスタ。 第１図 第２図 第３図 ５ ．５ 第４図 （１） 〔２ン 第５図 ）’Ｃ＋ｓ７に
第３図は本発明の一実施例の植成図、第４図は第３図の
動作を説明するためのデータ遷移図、第５図は同じくタ
イミング図である。 ｌ プログラムカウンタ、２・・・インクリメンタ、３
・・データ蓄積用１くΔＭ、４・データポインタ、５
スタックポインタ、６，７゜９・セレクタ、８・・・デ
ータバス、１０ ・スタックレジスタ。 第１図 第２図 第３図 ５ ．５ 第４図 （１） 〔２ン 第５図 ）’Ｃ＋ｓ７に
Claims (1)
- （１）命令のフェッチアドレスを指示するプログラムカ
ウンタとデータバスに接続さ］ｔたデータ蓄積用ＲＡ
Ｍとを有するシーケンス制御回’ＪＡＳにおいて、前記
ブロクラムカウンタとデータバスのどちらかの内容を選
択する第１セレクタと、該第１セレクタの出力を一時記
憶するスタック１ノジスタど、該スタックレジスタの内
容をプログラノ、カウンタに人力することに選択する第
２セレタタと、前記スタックレジスタとＲＡＭ間のデー
タ転送のための■（ΔＭ７１ヘレスを指定するポインタ
とな具備し１、前記プログラムカウンタの内容の変更と
並行して１）ＩＩ記スタックｌノジスタとＲＡ Ｍ間で
テークの入出力をデータバスを介して行うことを可能ど
したシーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147369A JPS6039246A (ja) | 1983-08-12 | 1983-08-12 | シ−ケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147369A JPS6039246A (ja) | 1983-08-12 | 1983-08-12 | シ−ケンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039246A true JPS6039246A (ja) | 1985-03-01 |
| JPS6313217B2 JPS6313217B2 (ja) | 1988-03-24 |
Family
ID=15428664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147369A Granted JPS6039246A (ja) | 1983-08-12 | 1983-08-12 | シ−ケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176177A (ja) * | 2008-01-28 | 2009-08-06 | Meidensha Corp | プログラマブルコントローラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104536A (ja) * | 1973-02-06 | 1974-10-03 | ||
| JPS5622159A (en) * | 1979-08-01 | 1981-03-02 | Fujitsu Ltd | Address designating system for single-chip computer |
| JPS5636743A (en) * | 1979-08-31 | 1981-04-10 | Nec Corp | Microprogram controller |
-
1983
- 1983-08-12 JP JP58147369A patent/JPS6039246A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104536A (ja) * | 1973-02-06 | 1974-10-03 | ||
| JPS5622159A (en) * | 1979-08-01 | 1981-03-02 | Fujitsu Ltd | Address designating system for single-chip computer |
| JPS5636743A (en) * | 1979-08-31 | 1981-04-10 | Nec Corp | Microprogram controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009176177A (ja) * | 2008-01-28 | 2009-08-06 | Meidensha Corp | プログラマブルコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313217B2 (ja) | 1988-03-24 |
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