JPS604010A - 半導体素子の分割方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体素子の製造方法、特に素子が多数作シ込
まれた半導体基板を個々の半導体素子（ベレット）に分
割する方法に関する。

従来、半導体素子を分割する方法としては、第１図（ａ
）のように、半導体基板１１０表面にダイヤモンドポイ
ントで掛書き線２１，２２，２３・・・を入れてブレー
キングする（以下スクライプ方式と称する）か、ダイサ
ーにて第１図（ｂ）　、　（Ｃ）　、　（ｄ）のように
半導体基板１２，１３．１４の一部、あるーは半分程度
もしくは大部分の深さまで切り込み（３１゜３２．３３
あるーは４１，４２，４３、もしくは５１゜５２．５３
）を入れてブレーキングする方法（以下不完全カット方
式と称する）と、第１図（ｅ）のように半導体基板１５
を粘着テープ６１に貼った後。

粘着テープまで切ル込んで素子を完全に切ってしまう方
法（以下、完全カット方式と称する）とがあった。

しかしながら、上記第１の方法であるスクライブ方式で
は、半導体基板が薄く、かつ単一素子のサイズ（半導体
基板に平行な二方向）が比較的大きい場合は、ブレーキ
ング時第１図（ａつのように比較的基板に直角に近く割
れるが、半導体基板が厚くなるにつれて、また単一素子
のサイズが小さくなるにつれて割れにくくなりブレーキ
ング時第１図（ａ”）のような割れ方をして２個々の単
−素子をダイ・ボンディングする際不都合をきたす。

即ち、単一素子の断面が２４のような形状の場合は、ダ
イ・ボンディング・アイランドからはみ出してしまう場
合があり、２５．２６のような形状の場合は、ダイ・ボ
ンディング・アイランドの平面に対して素子表面を平行
に保つようにダイ・ボンディングすることが困難である
。さらに、不完全カット方式は、一般的には、第２図の
ようにダイサーステージ７１に半導体基板１６を載せ、
真空チャック方式にて固定してダイシングする。従って
、ダイシング中、半導体基板が割れてバラバラにならな
いよう、あるいはダイシングした部分から基板が割れる
ことなくダイ７ング切の基板をダイサーステージよりと
りはずせるようにするために、基板の途中までしか切シ
込まない。そのため、不完全カット方式の場合も前述の
スクライブ方式と同様、ブレーキング時の素子の割れ方
に問題がある。即ち、第１図（ｂ）のように切シ残し量
ｄ１が多いと、ブレーキング時第１図（ｂ′）のように
基板平面に直角に近くは割れにくい。そこで、基板が比
較的うすい場合は、第１図（Ｃ）のよ？に基板の厚さの
半分程度まで切シ込むのが一般的である。

ダイシングの場合、切シ込める深さは第３図のようにブ
レード８１の歯先がフランジ９１がらどの程度用ている
か（１１）による。通常第４図のように、ダイシングで
切シとってもよい素子間領域ｗｌは、４０〜５０μｍ程
度に設計されている。従ってブレード幅は通常１０〜３
０μｍ幅のものが使用される。このようにうすい歯を高
速回転させ、かつブレードの回転軸方向のブレを出来る
だけ少なく押さえる必要があるため、フランジ９１の端
部９２カラフレード８１の歯先までの距ｍｌ＊Ｉｄ４！
：いぜい４００〜５００μｍ程度である。また、ダイシ
ングの場合、第５図のように通常冷却洗浄水がダイシン
グ・カッ）＄２７に充分大シ込めるように。

基板表面２８とフランジ端９２の間隔１２け１００μｍ
以上あけなければならない。従って、現在のダイサーの
性能からすれば、切ル込める最大深さ　鬼は３００〜４
００μｍ程度ということになる。

最近、素子の原価低減のため、半導体基板の大型化が急
速度に進められて−る。それに伴い、基板の加工工程並
びに拡散工程での取り扱いを容易にするため、及び基板
のソリや割れ発生を防ぐために１基板の厚さはどんどん
厚くなって来ている。

例えば、クリコン基板を例にとると直径１００１１の場
合は４８５μｍ厚、直径１２５闘の場合には６００μｍ
厚にも達する。従って、基板の大型化に伴い。

基板厚さに対してダイシング切シ込み可能な相対的深さ
は浅くなり、素子を分割する際基板平面に対して直角に
割れにくくなる。

次に、従来の第３の方法である完全カット方式について
のべる。この方式は、素子を完全にカットできる利点は
あるが、ダイシングのときに粘着テープ６１までカット
されるためにその糊成分が素子側面あるいは表面に付着
残留し、素子の外観をそこなうだけでなく特性にも影響
を及ばず。

本発明の目的は、上述した従来の各種方式の欠点をすべ
て解決する半導体素子の分割方法を提供することにある
。

以下、図面を参照して、本発明の詳細な説明する。第６
図は本発明の一実施例の断面図で％ＰＩＮ７オトダイオ
ードを作ヤ込んだ直径１００朋、厚さ４８５μｍのシリ
コン半導体基板１６を、受光面２９側をダイサーステー
ジ７２に対向させて載置・、固定し、素子間領域Ｗ！に
対応する位置を基板裏面からハーフダイシングする。な
お、この例にて切り残し量ｄ４は２３０μｍ、ブレード
幅は２０μｍ。

受光面側のダイ７ング切り込み可能な素子間領域は５０
μｍであった。

次に、第６図（ｂ）のように、ダイシングした面を粘着
テープ６２に対向させて基板１６を粘着テープ６２に貼
シ付けた後、ダイサーステージ７２に載置Φ固定して、
受光面側の素子間領域をダイシングする。このときの切
シ込み深さは、基板表面を基準面として２６０μｍに設
定した。従って、ダイシング後は第６図（Ｃ）のように
完全カットされた。

上述のように、本発明によれば素子を完全カットでき、
しかも粘着テープまでも切り込む必要がなく、粘着テー
プの糊で素子を汚し外観をそこなったシ特性を劣化させ
る心配がない０また、次工程のダイ・ボンディングを自
動で行なう場合、粘着テープ上の素子の位置認識方法と
して反射式と透過式があるが、後者の場合、第７図のよ
うに、照明光３０を素子表面から照射して、粘着テープ
６３の下にフォトセンサー１０１，１０２・・・を被数
載置しておいて、素子の位置を認識する方式の場合は、
粘着テープを引き伸ばすことによ多素子間隔Ｗ３を１０
０μｍ以上にしないと認識がむずかしい。ところが、従
来の完全カット方式では、第１図（ｅ）のように粘着テ
ープまで切シ込むため、粘着テープを引き伸ばして素子
間隔をひろげる際、部分的にテープが破れてしまうとい
う事故が起きやすい。それに対して１本発明によれば粘
着テープにはまったく切シ込みを入れないで、粘着テー
プを引き伸ばしても、粘着テープが破れるという問題は
まったく起きない。

【図面の簡単な説明】

第１図（ａ−１）、（ａ−２）、（ａ−３）、（ｂ　−
１）、（ｂ−２）、（ｃ）、（ｄ）および（ｅ）は、夫
々従来の半導体素子分割方式を説明するための半導体基
板断面図である。第２図は、不完全カットのダイシング
方式を説明するための断面図である。 第３図は、ダイサーのブレードとフランジの位置関係を
示す断面図である。第４図は、半導体基板表面の部分平
面図である。第５図はダイシング時のフランジと切シ込
み深さとの位置関係を示す断面図である。第６図（ａ）
〜（Ｃ）は本発明の詳細な説明するための各工程断面図
である。第７図は、ダイ・ボンディング時に、粘着テー
プ上の素子位置を認識する一方式を説明するための断面
図である。 １１．１２，１３，１４．１５．１６・・・・・・半導
体基板、２１，２２，２３・・・・・・スクライプ掛書
き線。 ２４．２５．２６・・・・・・分割素子、２７−・・・
・・ダイシング・カット溝、２８・・・・・・半導体基
板表面、２９・・・・・・受光面側、３０−・・・・・
照射光、３１，３２，３３゜４１．４２，４３，５１，
５２，５３・−・・・・ダイシング！ ・カット溝、６１，６２．６３・・・・・・柿着テープ
、７１．７２・・・・・・ダイサーステージ、８１・・
−・・・ブレード、９１・−・・・フランジ、９２−・
・・−・フランジ端部、１０１．１０２・・・・・・７
オト・センサーｓ　ｄ　１　＊　ｄ　２　ｅ　ｄ　Ｍ　
ｅｄ４・・・・・・ダイシング切９残し量％１１・−・
・・・７２ンジ端部からブレード歯先までの距離、／２
・−・・・・フランジ端部から半導体基板表面までの距
離、Ｗ、。 Ｗ鵞・・・・・・ダイシングで切りとってもよい素子間
領域、Ｗ３・・・・・・素子間隔。 （ａ−ｔノ　（ａ−２） （６−ｆン　（Ａ−２） （０Ｌ） 一一層 奉°゛二■ ２ ＼ノ′ ２ （／

Claims (1)

【特許請求の範囲】
1. 複数の素子が作り込まれた半導体基板を一方の面からダ
   イシング・カットし、その後、ダイシング・カットした
   面を粘着テープに貼シ付け、次に該基板の他の面から先
   にダイクングーカットした位置と相対する位置をダイシ
   ング・カットして、素子を分離することを特徴とする半
   導体素子の分割方法。