JPS6040600A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6040600A JPS6040600A JP59049175A JP4917584A JPS6040600A JP S6040600 A JPS6040600 A JP S6040600A JP 59049175 A JP59049175 A JP 59049175A JP 4917584 A JP4917584 A JP 4917584A JP S6040600 A JPS6040600 A JP S6040600A
- Authority
- JP
- Japan
- Prior art keywords
- node
- potential
- sense amplifier
- data line
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶装置に係わり、特にリードオンリメモリに
関する。
関する。
メモリセルがｍ行ｘｎ行の行列状に配列されるＭＯＳ
ＲＯＭは周知である。このＲＯＭにおいては一本のデー
タ線にｎ個のメモリセルが接続され、列アドレスデコー
ダにより、そのうちの−個のセルが選択される。一方、
行アドレスデコーダにょシ、１η本のデータ線のうちの
一本が選択され、出力回路に接続される。選択されたメ
モリセルがデータ線の電荷を故解できるか否かで２進情
報が貯えられる。データ線の電位をセンス増幅器が感’
／’ＩＩすることによシ情報の読出しが行われる。従来
のＲＯ〜１においてはデータ線の電位はメモリセルの貯
蔵山谷により電源電圧と接地電位との間を一杯に振れる
。前述した如く、データ線にはｎ個のメモリセルが接続
しているためにデータ線の寄生容量は比較的大きい。こ
の比較的大きい、データ線の寄生容量をｔ源電圧、接地
篭位間一杯に充放電することは高速読出しという点から
不利である。本殆明はデータ線の電位振ｉ園を可能な限
り小さくシ、高速・かつ安定＜ｍ出しを行えるｒＬＯＭ
のセンス増幅器を提供するにある。
ＲＯＭは周知である。このＲＯＭにおいては一本のデー
タ線にｎ個のメモリセルが接続され、列アドレスデコー
ダにより、そのうちの−個のセルが選択される。一方、
行アドレスデコーダにょシ、１η本のデータ線のうちの
一本が選択され、出力回路に接続される。選択されたメ
モリセルがデータ線の電荷を故解できるか否かで２進情
報が貯えられる。データ線の電位をセンス増幅器が感’
／’ＩＩすることによシ情報の読出しが行われる。従来
のＲＯ〜１においてはデータ線の電位はメモリセルの貯
蔵山谷により電源電圧と接地電位との間を一杯に振れる
。前述した如く、データ線にはｎ個のメモリセルが接続
しているためにデータ線の寄生容量は比較的大きい。こ
の比較的大きい、データ線の寄生容量をｔ源電圧、接地
篭位間一杯に充放電することは高速読出しという点から
不利である。本殆明はデータ線の電位振ｉ園を可能な限
り小さくシ、高速・かつ安定＜ｍ出しを行えるｒＬＯＭ
のセンス増幅器を提供するにある。
以下、図面を参照して本発明を−＃、施例前例り詳細に
説明する。ディプレッション型トランジスタ治７負荷素
子とするｎチャネルＥ／Ｄ 構成を例にイ４２１！ｉす
るが、本発明はｐチャネル型、Ｅ／Ｅ 構成にも当然の
ことながら適用できる。
説明する。ディプレッション型トランジスタ治７負荷素
子とするｎチャネルＥ／Ｄ 構成を例にイ４２１！ｉす
るが、本発明はｐチャネル型、Ｅ／Ｅ 構成にも当然の
ことながら適用できる。
第１図に実施例として、２行２列のメモリセルと、セン
ス増幅器全厚す。１１．１２１２１１２２はメモリセル
、５１，５２ は列選択線、６１．６２ は行選択線、
７１，７２ １データ線である。１０１は電源（例えば
＋５Ｖ）、１０２は疼地である。８１ はセンス増幅器
の入力で、行選択トランジスタ３１．３２を介してデー
タ線に接続する。８２けセンス増幅器の出力で出力バッ
ファ回路（図示していない）の入力となる。４１＋ ４
２＋ ４３ がセンス増幅器を構成するトランジスタで
ある。４３は図にはディプレッション型トランジスタと
して示しであるが、これはエンハンスント型トランジス
タでもあるいは線型な抵抗素子でももちろんよい。第１
図により動作を説明する。列選択線５１１５２ のいず
れが一方が１°′ になり、メモリセル１１．１２．
ｔたは２１゜２２がデータ藤に電気的に接続される。つ
いで行選択＆６１．６２ のいずれが一方が′１”とな
りトランジスタ３１．３２ のいすｔＬが一方が導通し
、データ線７１１７２ のいずれが一方がセンス増幅器
の入力８１ に接続される。この時、選択ちれたメモリ
セルの状態に従いデータ線及びセンスアンプの入力は、
高電位あるいは低電位となる。このデータ線、センスア
ンプ入力の高電位、低電位の差（振幅）全小さくシ、高
速動作を可能ならしめるのが本光明の一つの目的である
。トランジスタ４１のしきい値電圧を■・ｒｌｌ）ラン
ジヌタ４２のしきい値電圧をＶＴ２１ それ以外のエン
ハンスメント型トランジスタ（例えば３１．３２）のし
きい値電圧をＶＴｏとすると Ｉ ＶＴＯＩ≦Ｉ ”Ｖ’ｒ＋ｌ ＜ｌ ＶＴ２１なる
関係が成立−９るようにそれぞれのしきい値電圧を設定
する。−例としてｖＴｏ、 ＝ ０．８ Ｖ ＃ ’Ｖ
ＴＩ ＝３、 ｏ Ｖ、ＶＴ２ ＝ ３．５ ｖテアル
。９１ ハＨテ示すよが高電位にあり、次に、選択され
たメモリセルの状態にしたがって低電位に変化する場合
を考える。
ス増幅器全厚す。１１．１２１２１１２２はメモリセル
、５１，５２ は列選択線、６１．６２ は行選択線、
７１，７２ １データ線である。１０１は電源（例えば
＋５Ｖ）、１０２は疼地である。８１ はセンス増幅器
の入力で、行選択トランジスタ３１．３２を介してデー
タ線に接続する。８２けセンス増幅器の出力で出力バッ
ファ回路（図示していない）の入力となる。４１＋ ４
２＋ ４３ がセンス増幅器を構成するトランジスタで
ある。４３は図にはディプレッション型トランジスタと
して示しであるが、これはエンハンスント型トランジス
タでもあるいは線型な抵抗素子でももちろんよい。第１
図により動作を説明する。列選択線５１１５２ のいず
れが一方が１°′ になり、メモリセル１１．１２．
ｔたは２１゜２２がデータ藤に電気的に接続される。つ
いで行選択＆６１．６２ のいずれが一方が′１”とな
りトランジスタ３１．３２ のいすｔＬが一方が導通し
、データ線７１１７２ のいずれが一方がセンス増幅器
の入力８１ に接続される。この時、選択ちれたメモリ
セルの状態に従いデータ線及びセンスアンプの入力は、
高電位あるいは低電位となる。このデータ線、センスア
ンプ入力の高電位、低電位の差（振幅）全小さくシ、高
速動作を可能ならしめるのが本光明の一つの目的である
。トランジスタ４１のしきい値電圧を■・ｒｌｌ）ラン
ジヌタ４２のしきい値電圧をＶＴ２１ それ以外のエン
ハンスメント型トランジスタ（例えば３１．３２）のし
きい値電圧をＶＴｏとすると Ｉ ＶＴＯＩ≦Ｉ ”Ｖ’ｒ＋ｌ ＜ｌ ＶＴ２１なる
関係が成立−９るようにそれぞれのしきい値電圧を設定
する。−例としてｖＴｏ、 ＝ ０．８ Ｖ ＃ ’Ｖ
ＴＩ ＝３、 ｏ Ｖ、ＶＴ２ ＝ ３．５ ｖテアル
。９１ ハＨテ示すよが高電位にあり、次に、選択され
たメモリセルの状態にしたがって低電位に変化する場合
を考える。
８１が尚電位にある時の８１ の電位はＶＤＤ Ｖ’ｌ
’ｌ。
’ｌ。
８２の電位はＶＤｆ）である。８１が低電位に変化し始
めるとまずトランジスタ４１ が導通し、８２モ低電位
に変化を始める。この時はトランジスタ４２は非導通で
８１ およびデータ線の負荷素子として作用しないから
８１．８２ の低電位への移行は高速下 に行われる。８１ の電位がＶＤＤ −ＶＴ ２ まで
へがるトランジスタ４２ が導通する。トランジスタ４
２は８１の低電位が下がり過ぎないよう低電位をクラン
プする効果を持つ。次に８１ が低電位から高電位に変
化するときは、まず、トランジスタ４１゜４２は導通し
ており、トランジスタ４２．４３ カ８１テータ線の貝
荷素子として作用し、８１ の電位がＶＤＩ）−ｖ、・
２になるとトランジスタ４２が非導通となりＶｆ）Ｄ
−ＶＴ １となるとトランジスタ４１ が非導通し、ト
ランジスタ４３が８２のみをＶｒ）Ｄまで充電する。以
上児てきたように、トランジスタ４１ｔ４２のしきい値
電圧を制御することにより、センス増幅器の入力８１お
よびデータ線の振巾をＶＤＤ−Ｖｌ・１．〜トランジス
タ４２ でクランプされる低電位間と小さくシ、かつ高
速で動作させる一方、センス増幅器の出力８２の揖幅は
ＶＤＤ〜低電位と大きくとるととＫより安定に出力バッ
ファに伝達できる。前述したようにデータ線および８１
の寄生容量は犬きくこの各音の充放電の振１階を小さ
く押えることは高速動作に極めて■効である。
めるとまずトランジスタ４１ が導通し、８２モ低電位
に変化を始める。この時はトランジスタ４２は非導通で
８１ およびデータ線の負荷素子として作用しないから
８１．８２ の低電位への移行は高速下 に行われる。８１ の電位がＶＤＤ −ＶＴ ２ まで
へがるトランジスタ４２ が導通する。トランジスタ４
２は８１の低電位が下がり過ぎないよう低電位をクラン
プする効果を持つ。次に８１ が低電位から高電位に変
化するときは、まず、トランジスタ４１゜４２は導通し
ており、トランジスタ４２．４３ カ８１テータ線の貝
荷素子として作用し、８１ の電位がＶＤＩ）−ｖ、・
２になるとトランジスタ４２が非導通となりＶｆ）Ｄ
−ＶＴ １となるとトランジスタ４１ が非導通し、ト
ランジスタ４３が８２のみをＶｒ）Ｄまで充電する。以
上児てきたように、トランジスタ４１ｔ４２のしきい値
電圧を制御することにより、センス増幅器の入力８１お
よびデータ線の振巾をＶＤＤ−Ｖｌ・１．〜トランジス
タ４２ でクランプされる低電位間と小さくシ、かつ高
速で動作させる一方、センス増幅器の出力８２の揖幅は
ＶＤＤ〜低電位と大きくとるととＫより安定に出力バッ
ファに伝達できる。前述したようにデータ線および８１
の寄生容量は犬きくこの各音の充放電の振１階を小さ
く押えることは高速動作に極めて■効である。
本発明の要点はトランジスタ４１．４２ のゲート電圧
ｖＧ としきい値電圧ｖＴ の差ｖＧ−ｖＴ を小さく
するところにあり、第１図の９１ を１０１より低い電
位にし、例えばＶＴｌヲｖＴｏと等しくしてＶＴＯ，＝
ＶＴＩ ＜ ＶＴ２ としても全く同様な効果を得ることができる。
ｖＧ としきい値電圧ｖＴ の差ｖＧ−ｖＴ を小さく
するところにあり、第１図の９１ を１０１より低い電
位にし、例えばＶＴｌヲｖＴｏと等しくしてＶＴＯ，＝
ＶＴＩ ＜ ＶＴ２ としても全く同様な効果を得ることができる。
全く同じ意味から、トランジスタ４１１４２ のしきい
値電圧を異らせることなく、第２図の如くトラフ ’）
スｌ ４１＋ ４２ １７） ケ） ’１％Ｅ 圧Ｖ
Ｇ４１． ＶＧ４２をＶＧ４１）ＶＧ４２ なる関係を成立させることにより、同様の効果が得られ
る。
値電圧を異らせることなく、第２図の如くトラフ ’）
スｌ ４１＋ ４２ １７） ケ） ’１％Ｅ 圧Ｖ
Ｇ４１． ＶＧ４２をＶＧ４１）ＶＧ４２ なる関係を成立させることにより、同様の効果が得られ
る。
第１図は本発明の一実施例を説明するための回路図、第
２図は他の実施例を説明するための回路図である。 第 １ 船 Ｙ ２ 図 手 続 補 正 書（方式） ％式％ １ 事件の表示 特願昭５９−４９１７５号 ２、発明の名称 配憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年７月３１日（発送日） ６、補正の対象 明細書の第１頁 ７、 補正の内容 願書に最初に添付した明細書の第１頁の浄書。別紙のと
おり（内容に変更なし）以上
２図は他の実施例を説明するための回路図である。 第 １ 船 Ｙ ２ 図 手 続 補 正 書（方式） ％式％ １ 事件の表示 特願昭５９−４９１７５号 ２、発明の名称 配憶装置 ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号 昭和５９年７月３１日（発送日） ６、補正の対象 明細書の第１頁 ７、 補正の内容 願書に最初に添付した明細書の第１頁の浄書。別紙のと
おり（内容に変更なし）以上
Claims (1)
- ■単一の半導体基板上に行列状に配列された複数のメモ
リセルと、これらのメモリセル上結合されるセンス増幅
器とを含む記憶装置において、前記センス増幅器は入力
節点と出力節点と、前記入力節点と出力節点との間に結
合される第一トランジスタと、前記入力節点に結合され
る第一負荷トランジスタと、前記出力節点に結合される
第二負荷トランジスタとを備え、第一トランジスタのゲ
ート電圧に比べ、第一負荷トランジスタのゲート電圧を
低く設定したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049175A JPS6023437B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049175A JPS6023437B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51144659A Division JPS5938674B2 (ja) | 1976-12-03 | 1976-12-03 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6040600A true JPS6040600A (ja) | 1985-03-02 |
| JPS6023437B2 JPS6023437B2 (ja) | 1985-06-07 |
Family
ID=12823718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049175A Expired JPS6023437B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023437B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899066A (en) * | 1985-06-20 | 1990-02-06 | Mitsubishi Denki Kabushiki Kaisha | OR-type CMOS logic circuit with fast precharging |
-
1984
- 1984-03-16 JP JP59049175A patent/JPS6023437B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899066A (en) * | 1985-06-20 | 1990-02-06 | Mitsubishi Denki Kabushiki Kaisha | OR-type CMOS logic circuit with fast precharging |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6023437B2 (ja) | 1985-06-07 |
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