JPS6040740B2

JPS6040740B2 - ２段プリセツト計数装置

Info

Publication number: JPS6040740B2
Application number: JP15801478A
Authority: JP
Inventors: 勝三岩谷; 建男大橋; 保島森
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1978-12-19
Filing date: 1978-12-19
Publication date: 1985-09-12
Also published as: JPS5583937A

Description

【発明の詳細な説明】この発明は、大小２種のプリセット値を設定するデジタ
ルカウンタやデジタルタイマなどの２段プリセット計数
装置に関するものである。

２段プリセットカンタは、あらかじめ任意の大小２種の
数値をプリセットしておき、入力パルス信号を計数して
、この値が各ブリセット数と一致したとき、つまりそれ
ぞれカウントアップしたときにプリセット信号を個別に
出力するもので、たとえば、材料品の定尺切断などで、
第１のプリセット信号で減速指令としたり、作業者に注
意を促がし、第２のプリセット信号で停止指令とするも
のである。

また、２段プリセット式デジタルタイマは商用交流電源
や水晶発振器の周波数を計数して、この値が各スイッチ
数と一致したとき、つまりそれぞれタイムアップしたと
きに個別にプリセット信号を出力するものである。これ
ら計数装置においては、計数の経過を表示する数値表示
部が付設されているのが一般的であり、この表示方式と
して、２種類のものが知られている。

すなわち、カウント（もしくはタイム）スタート時には
、表示部の数値が０を示しており、パルス信号が入力さ
れるごとに、大なるプリセット数値へ向って増加する加
算方式と、これとは逆に、カウント（もしくはタイム）
スタート時に大なるプリセット数値を示しており、パル
ス信号が入力されるごとに、０へ向って減少する減算方
式とが知られている。

ところで、従来の２段プリセット計数装贋にあっては、
計数経過の表示方式として、計数回路としてアップ進行
計数回路を用いて構成される上記加算方式とダウン進行
計数回路を用いて構成される減算方式のとちらか一方が
固定された形で設けられているため、たとえば加算方式
の計数装置を用いると、プリセット信号が出力されるま
での残存カウント数（あるいは時間）を認識するのが不
便であり、減算方式の計数装置を用いると、現在のカウ
ント数（あるいは時間）を認識するのが不便である。

この発明は上記欠点を鑑みてなされたもので、計数経過
の表示方式を加算方式と減算方式とに適宜功換をするこ
とにより、高価なアップダウンカウンタを用いなくとも
、アップ計数およびダウン計数の可能な２段プリセット
計数装置を提供することを目的とする。

以下、この発明の実施例を図面にもとづいて説明する。

なお、２段プリセット式デジタルカウンタとデジタルタ
イマとは、計数すべき入力パルス信号がたとえばコンベ
ア上を流れる物によって生ずる時間的に不規則なものか
、商用電源のように規則的なものかの違いがあるのみで
あるから、以下２段プリセット式デジタルカウンタを例
にして説明する。第１図はこの発明に係る２段プリセッ
ト式カウンタのブロック図で、同図において、１および
２は第１および第２のプリセット値を各別に設定する第
１、第２のプリセットスイッチ、３は入力パルス信号Ｐ
を計数するたとえば加算カウンタからなる計数回路、４
は上記第２のプリセットスイッチ２からのブリセット値
と計数回路３からの計数値を入力とする減算回路、５は
計数経過を表示する数値表示部、６は上記数値表示部を
駆動する表示回路である。

なお上記各プリセツトスイツチー，２および計数回路３
はブロックで示したが、任意の桁数を有するものである
。７は上記第１のプリセットスイッチ１から出力される
プリセット値と計数回路３から出力される計数値を入力
とする第１の一致回路、８は上記第１のプリセットスイ
ツチ１から出力されるプリセット確と減算回路４から出
力される減算値を入力とする第２の一致回路、９は上記
第２のプリセットスイッチ２から出力されるプリセット
値と計数回路３から出力される計数値を入力とする第３
の一致回路である。

１０〜１３は第１〜第４のゲート回路で、第１のゲート
回路１川ま上記第１の一致回路に、第２のゲート回路１
１は第２の一致回路にそれぞれ接続され、また、第３の
ゲート回路１２は上記計数回路３と表示回路６との間に
、第４のゲート回路１３は上記減算回路４と表示回路６
との間にそれぞれ介袋されている。

なお、第１のゲート回路１０の出力端１０ｂと第２のゲ
ート回路１１の出力端１１ｂは互いに接続され、共通出
力端子１８となっている。１４は切襖スイッチで、その
一端は十側コモン線１５に、他端は上記第２および第４
のゲート回路１１，１３の各ゲート端子１１ａ，１３ａ
と直接に、また上記第１および第３のゲート回路１０，
１２の各ゲート端子１０ａ，１２ａとインバータ１６，
１７を介してそれぞれ接続されている。

まず、第１および第２のプリセットスイッチ１，２によ
って任意の大小の数値を設定する。

また計数回路３にはカウントされるべきパルス信号Ｐが
入力端３ａから入力されている。なお、３ｂはリセット
用接続線である。上記各フ。

ＩＪセットスイッチ１，２からはＢＣＤコード‘こ変換
された第１および第２のプリセット値が各出力端ｌａ，
２ａから各別に出力され、第１のプリセット値は第１お
よび第２の一致回路７，８に入力され、また第２のプリ
セット値は第３の一致回路９および減算回路４にそれぞ
れ入力されており、また計数回路３からは同じくＢＣＤ
コードに変換された計数値がその出力端３ｃから出力さ
れて、この計数値が第１および第３の一致回路７，９、
減算回路４および第３のゲート回路１２に入力されてい
る。上記減算回路４は、公知の論理回路で構成されたも
ので、第２のプリセットスイッチ２によって設定された
第２のブリセット値から計数回路３によって出力される
計数値を減算し、その減算値を出力する。

すなわち、たとえば第２プリセット値が１００でカウン
ト数が７３の場合、２７なる数値のＢＢＣＤ変換された
数値（００１００１１１）が出力され、この信号が第２
の一致回路８および第４のゲート回路１３に入力される
。したがって、パルス信号Ｐの計数回路３への印加にと
もなって、上記各回路８，１３には、２７，２６，２５
・・・と減算方式への数値が入力される。なお、上述し
たように、第１、第３の一致回路７，９および第３のゲ
ート回路１２には、計数回路３の出力が直接入力されて
いる。

上記構成において、十脚コモン線１５と上記第１〜第４
のゲート回路１０〜１３との間に介装された切換スイッ
チ１４を図示のようにＯＦＦにしておくと、第２およ
び第４のゲート回路１１，１３は閉となってこれからは
信号が出力されず、また第１および第３のゲート回路１
０，１２はそれぞれィンバータ１６，１７によって反転
入力が印加され開となって、これらゲート回路１０，１
２から出力され、第１のゲート回路１０の出力は上記共
通出力端子１８から第１のプリセット信号を出力する。

この場合、第１のケー−ト回路１川ま、第１のプリセッ
トスイッチ１からの第１のプリセット値と計数回路３か
らの計数値とを入力とする第１の一致回路７からの信号
を入力としているから、上記第１のプリセット信号は計
数値が第１の‐ ブリセット値に達したとき、つまりた
とえば９０になったとき出力される。また、第３のゲー
ト回路１２の出力は表示回路６に入力される。この表示
回路６は表示部駆動手段と２進−１Ｇ隻変換回路とから
なり、数値表示部５に信号を送るものである。したがっ
て、切換スイッチ１４をＯＦＦにすると、数値表示部５
は、パルス信号Ｐの印加にともなって、１Ｇ隻数の加算
方式への表示がなされることになる。さらに、第３の一
致回路９は第２のプリセットスイッチ２からの第２のプ
リセット値と計数回路３からの計数値とを入力としてお
り、計数値が第２のプリセット値に達したとき、つまり
たとえば１００になったとき、同回路９の出力端９ａか
ら第２のプリセット信号が出力される。

つぎに、上記切換スイッチ１４をＯＮに切換えると、第
１および第３ゲート回路１０，１２はィンバータ１６，
１７により開となってこれから出力されず、また第２お
よび第４のゲート回路Ｉ１，１３は開となってこれらゲ
ート回路１１，１３から出力され、第２のゲート回路１
１の出力は共通出力端子１８から第１のプリセット信号
を出力する。

この場合、上記第２のゲート回路は、第１のプリセット
スイッチ１からの第１のプリセット値と減算回路４から
の減算値とを入力とする第２の一致回路８からの信号を
入力としており、かっこの減算回路４は第２のプリセッ
ト値から計数値を減算するものであるから、上記第１の
プリセット信号は、減算値つまり第２のプリセット値か
ら計数値を引いた値と第１のプリセット値とが一致した
ときに出力される。たとえば上述と同じ例で、第１のプ
リセット値が９０第２のプリセット値が１００とすると
、９０＝１００一計数値、つまり計数値が１０になった
とき第１のプリセット信号が出力される。また、第４の
ゲート回路１３の出力は表示回路６を経て数値表示部５
に入力される。したがって、切襖スイッチ１４をＯＮと
すると、表示部５はパルスＰの印加にともなって、第２
のプリセット数から０へ、つまり減算方式への表示がな
される。．なお、第３の一致回路
９から出力される第２のプリセット信号は、切換スイッ
チ１４のＯＮ，ＯＦＦに関係なく、計数値が第２のプ
リセット値に達したとき出力される。

第２図は上記切換スイッチ１４によって第１のプリセッ
ト信号および数値表示部５の表示方式が変化する様子を
示すタイムチャートである。

すなわち、Ａは切換スイッチ１４をＯＦＦにした場合を
示し、パルス信号が印加されるにともなって数値表示部
５には０から第２のプリセット値らへ向って加算方向へ
の数値が表示されるとともに、計数値や第１のプリセッ
ト値ｎ，に達すると第１のプリセット信号が、また第２
のプリセット値比に達すると第２のプリセット信号がそ
れぞれ出力される。Ｂは切換スイッチ１４をＯＮにした
場合を示し、パルス信号が印加されるにともなって数値
表示部５には第２のプリセット値−から０へ向って減算
方向への数値が表示されるとともに、計数値が第２のプ
リセット値り−第１のプリセット値ｎ，に達すると第１
のプリセット信号が、また第２のプリセット値Ｎ２に達
すると第２のプリセット信号がそれぞれ出力される。

このように、上記実施例では、切換スイッチ１４の操作
により、表示部５の表示が加算方式を減算方向とに切換
るとともに、第１のプリセット信号が出力されるときの
計数値が異なる。

つまり、切換スイッチ１４がＯＦＦではｎ，で出力さ
れ、ＯＮでは山一ｎ，で出力される。つまり、上述の例
では、ＯＦＦでは９０で、ＯＮでは１０で出力される。
第３図は他の実施例を示すもので、第１のゲート回路０
と第２のゲート回路１１を択一的に開く第１の切換スイ
ッチ１４ａおよび第３のゲート回路１２と第４のゲート
回路１３を択一的に開く第２の切換スイッチ１４ｂとを
設けたものである。なおその他の構成は第１図と同様で
あるので、同一番号を付して詳しい説明を省略する。上
記第１および第２の切換スイッチ１４ａ，１４ｂを種々
操作した場合の作動を第４図のチャート図を参照しなが
ら説明する。

第４図Ａは第１および第２の切換スイッチ１４ａ，１４
ｂと共にＯＦＦとして、第１および第２のゲート回路１
０，１２を開としたもので、数値表示部５は０から第２
のプリセット値仏へ向って加算方向へ表示され、計数値
が第１のプリセット値ｎ，たとえば９０に達すると第１
のプリセット信号が、第２のプリセット値ｎ２たとえば
１００に達すると第２のプリセット信号がそれぞれ出力
される。

第４図Ｂは第１の切襖スイッチ１４ａをＯＮ、第２の切
換スイッチ１４ｂをＯＦＦとして、第２および第３のゲ
ート回路１１，１２を開とした場合で、表示数値０から
ｎ２への加算方向に表示され、また計数値が〜一ｎ，、
つまり再び前述の例では１００−９０＝１０に達すると
第１のプリセット信号が、払に達すると第２のプリセッ
ト信号がそれぞれ出力される。第４図Ｃは第１の切襖ス
イッチ１４ａをＯＦＦ、第２の切換スイッチ１４ｂをＯＮとして、第１
および第４のゲート回路１０，１３を開とした場合で、
表示数値はいから０への減算方向に表示され、また計数
値がｎ，に達すると第１のプリセット信号が、〜に達す
ると第２のプリセット信号が出力される。

第４図Ｄは第１および第２の切換スイッチ１４ａ，１４
ｂを共にＯＮとして、第２および第４のゲート回路１１
，１３を開としたもので、表示数値は＆から０への減算
方向に表示され、また計数値がｎ２一ｎ，に達すると第
１のプリセット信号が、−に達すると第２のプリセット
信号がそれぞれ出力される。

なお、当然のことながら、第２図Ａと第４図Ａおよび第
２図Ｂと第４図Ｂはそれぞれ同一チャ−トとなる。

第５図は他の発明を示すもので、第２のプリセットスイ
ッチ２で設定される第２のプリセット値から第１のプリ
セットスイッチで設定される第１のプリセット値を減算
し第１の減算値を出力する第１の減算回路４ａと、上記
第２のブリセット値から計数回路３より出力される計数
値を減算し第２の減算値を出力する第２の減算回路４ｂ
とを設けたものである。

そして、第２の一致回路８は上記第１の減算確と計数値
を入力とし、これらの数値が一致したとき出力される。
なお、他の構成は第１図と同一である。この構成におい
ても、切襖スイッチ１４のＯＮ，ＯＦＦ操作により、第
２図Ａ，Ｂで述べたものと同一の数値表示がなされ、ま
た第１、第２のプリセット信号が出力される。

すなわち、第１のプリセット値をｎ，、第２のプリセッ
ト値を−、計数値をｃとすると、第２の一致回路８の出
力条件が第１図の構成ではｎ，＝ｎ２−ｃであり、第５
図の構成ではｎ２一ｎｌ＝ｃとなる。

これら両式は同一であり、第１のプリセット信号は、第
２のゲート回路１１が関であれば、山一ｎ，、たとえば
１００−９０＝１０の計数値で出力される。なお、第１
の一致回路７、第３の一致回路９および表示回路６につ
いては第１図の構成と同一であり、数値表示方式や各フ
。

ＩＪセット信号出力条件も第１図と同一である。以上詳
述したように、この発明に係る２段プリセット計数装置
は、数値表示部の計数経過の表示を加算方式と減算方式
とに択一的に切換えるように構成したから、高価なアッ
プダウンカウンタを用いなくとも、アップ計数およびダ
ウン計数が可能となり、広範囲な使用が期待できる。

【図面の簡単な説明】

第１図はこの発明に係る２段プリセット計数装置のブロ
ック図、第２図はタイムチャート、第３図は他の実施例
を示すブ。ック図、第４図は第３図の実施例によるタイムチャート
、第５図は他の実施例を示す２段プリセット計数装置の
ブロック図である。１……第１のプリセットスイッチ、
２……第２のプリセットスィッチ、３・…・・計数回路
、４・・・・・・減算回路、４ａ・・・・・・第１の減
算回路、４ｂ・・…・第２の減算回路、５…・・・数値
表示部、６・・・・・・表示回略、７・・・・・・第１
の一致回路、８・・・・・・第２の一致回路、９・・・
・・・第３の一致回路、１０・・・・・・第１のゲート
回路、１１・・・…第２のゲート回路、１２・・・・・
・第３のゲート回路、１３・・・・・・第４のゲート回
路、１４・・・・・・切襖スイッチ、１４ａ・・・…第
１の切換スイッチ、１４ｂ・・・・・・第２の切換スイ
ッチ。第１図第２図第３図努４図第３図

Claims

【特許請求の範囲】

１第１および第２のプリセツト値を各別に設定する第
１および第２のプリセツトスイツチと、パルス信号を計
数しその計数値を出力する計数回路と、上記第２のプリ
セツト値から計数値を減算しその減算値を出力する減算
回路と、上記第１のプリセツト値と減算値が一致したと
きに信号を出力する第１の一致回路と、上記第１のプリ
セツト値と減算値が一致したときに信号を出力する第２
の一致回路と、第２のプリセツト値と計数値が一致した
ときに信号を出力する第３の一致回路と、上記第１の一
致回路に接続された第１のゲート回路と、上記第２の一
致回路に接続された第２のゲート回路と、数値表示部を
駆動する表示回路と、上記計数回路と表示回路との間に
介挿された第３のゲート回路と、上記減算回路と表示回
路との間に介挿された第４のゲート回路とを具備し、上
記第１のゲート回路と第２のゲート回路と択一的に開く
ことにより、第１または第２の一致回路からの信号を第
１のプリセツト信号として出力するとともに、第３の一
致回路からの信号を第２のプリセツト信号として出力し
、さらに上記第３のゲート回路と第４のゲート回路を択
一的に開くことにより上記表示回路に減算回路または計
数回路からの出力を印加するように構成したことを特徴
とする２段プリセツト計数装置。