JPS6041461B2 - 半導体装置における電極配線の形成法 - Google Patents
半導体装置における電極配線の形成法Info
- Publication number
- JPS6041461B2 JPS6041461B2 JP12683877A JP12683877A JPS6041461B2 JP S6041461 B2 JPS6041461 B2 JP S6041461B2 JP 12683877 A JP12683877 A JP 12683877A JP 12683877 A JP12683877 A JP 12683877A JP S6041461 B2 JPS6041461 B2 JP S6041461B2
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- forming
- wiring
- electrode wiring
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置における電極配線形成法に関する
。
。
半導体集積回路装置における金を主体とする多層金属配
線技術として従釆よりＡｕ・Ｐｔ・Ｔｉ（金・白金・チ
タン）、Ａｕ・Ｗ・Ｔｉ（金・タングステン・チタン）
あるいはＡｕ・Ｐｄ・Ｔｊ（金・パラジウム・チタン）
等のいわゆるトライメタル電極配線技術が公知である。
線技術として従釆よりＡｕ・Ｐｔ・Ｔｉ（金・白金・チ
タン）、Ａｕ・Ｗ・Ｔｉ（金・タングステン・チタン）
あるいはＡｕ・Ｐｄ・Ｔｊ（金・パラジウム・チタン）
等のいわゆるトライメタル電極配線技術が公知である。
例えばＡｕ・Ｐｔ・Ｔｉの場合、第１３図を参照し基板
１上にＴｉ及びＰｔをスパッタしてＴｉ膜１２、Ｐｔ膜
１３を形成し、所要とする配線パターン形状の透孔を有
するホトレジストマスク１５を形成した状態で露出する
Ｐｔ膜表面にＡｕメッキして前記配線パターン形状のＡ
ｕ噂極配線１６を形成した後、上記ホトレジストマスク
を取除くものである。このような従釆技術によれば、ホ
トレジストのマスクによるＡｕメッキを行なうため第１
４図に示すようにＡｕ電極１６の断面形状がホトレジス
ト形状に沿って上部が広く下部が狭いオーバーハング形
状となる。このため第１５図を参照し、この上に電極保
護用の絶縁膜１７を形成した場合に電極１６周辺に段差
部１８を生じカバレッジ不良が生じる。そしてこの段差
部上を通る多層配線を形成した場合に断線不良を生じる
に至る。本願発明者は上記した点にかんがみ、絶縁膜の
構内へメッキによる配線層を埋めこむことにより表面が
平坦化されることを考え、そのためにはメッキマスクの
ホトレジストを絶縁膜に置き換えることに着目した。
１上にＴｉ及びＰｔをスパッタしてＴｉ膜１２、Ｐｔ膜
１３を形成し、所要とする配線パターン形状の透孔を有
するホトレジストマスク１５を形成した状態で露出する
Ｐｔ膜表面にＡｕメッキして前記配線パターン形状のＡ
ｕ噂極配線１６を形成した後、上記ホトレジストマスク
を取除くものである。このような従釆技術によれば、ホ
トレジストのマスクによるＡｕメッキを行なうため第１
４図に示すようにＡｕ電極１６の断面形状がホトレジス
ト形状に沿って上部が広く下部が狭いオーバーハング形
状となる。このため第１５図を参照し、この上に電極保
護用の絶縁膜１７を形成した場合に電極１６周辺に段差
部１８を生じカバレッジ不良が生じる。そしてこの段差
部上を通る多層配線を形成した場合に断線不良を生じる
に至る。本願発明者は上記した点にかんがみ、絶縁膜の
構内へメッキによる配線層を埋めこむことにより表面が
平坦化されることを考え、そのためにはメッキマスクの
ホトレジストを絶縁膜に置き換えることに着目した。
したがってこの発明の目的は、出来上り形状の平坦なＡ
叫電極配線構造を得ることであり、それによって電極配
線保護膜のカバレッジ不良を防止することにある。上記
目的を達成するため本発明は、半導体袋直における電極
配線において、半導体基板上に一層又は複数層の絶縁膜
を形成し、この絶縁膜に配線パターン形状の溝を形成し
、この構内を埋めるように金メッキ層よりなる上記配線
パターン形状の配線を形成し、上記配線の少なくとも一
部は電極として半導体基板にオーミック接続させること
を要旨とするものである。
叫電極配線構造を得ることであり、それによって電極配
線保護膜のカバレッジ不良を防止することにある。上記
目的を達成するため本発明は、半導体袋直における電極
配線において、半導体基板上に一層又は複数層の絶縁膜
を形成し、この絶縁膜に配線パターン形状の溝を形成し
、この構内を埋めるように金メッキ層よりなる上記配線
パターン形状の配線を形成し、上記配線の少なくとも一
部は電極として半導体基板にオーミック接続させること
を要旨とするものである。
以下、本発明を実施例に沿って臭体的に述べる。
第１図ないし第１１図は本発明による電極配線形成法の
例を各工程ごとに断面図をもって示すものである。
例を各工程ごとに断面図をもって示すものである。
第１図において、ｎ型Ｓｉ（シリコン）基板１の一主面
に公知の選択拡散技術によってｐ型ベース２、ｎ＋型ェ
ミッタ３を形成し、表面に約１ムｍの厚さに生成された
配化膜（Ｓｉ０２）４に対しコンタクト・ホトェツチン
グを行ない、ベース及びェミッタのコンタクト孔５，６
をあげた状態が示される。
に公知の選択拡散技術によってｐ型ベース２、ｎ＋型ェ
ミッタ３を形成し、表面に約１ムｍの厚さに生成された
配化膜（Ｓｉ０２）４に対しコンタクト・ホトェツチン
グを行ない、ベース及びェミッタのコンタクト孔５，６
をあげた状態が示される。
第２図において、前記酸化膜４の表面にＳｉ３Ｎ４（シ
リコンナイトラィド）膜７を約０．２ムｍの厚さに形成
し、コンタクト孔をあげた後、この孔からＳｉ基板表面
にＳｔ（白金）を被着し、シンタ−することにより約０
．０５仏ｍの深さにＰｔ−Ｓｉ（白金・シリサィド）合
金層８を形成した状態が示される。
リコンナイトラィド）膜７を約０．２ムｍの厚さに形成
し、コンタクト孔をあげた後、この孔からＳｉ基板表面
にＳｔ（白金）を被着し、シンタ−することにより約０
．０５仏ｍの深さにＰｔ−Ｓｉ（白金・シリサィド）合
金層８を形成した状態が示される。
第３図に示すように全面にＰ（リン）を４モル％含む鴎
Ｇ（リン・シリケート・ガラス）層９を約１．５ｒｍの
厚さに形成し、ホトェッチング技術により所要とする配
線パターン形状に溝１０，１１を得るようにＰＳＧの一
部をエッチング除去する。このうち溝１０にはコンタク
ト孔５が、溝１１にはコンタクト孔６がそれぞれ接続さ
れている。第４図に示すように前記溝の側部及び底部に
沿うように全面にＴｉ（チタン）及びＰｔ（白金）をス
パッタし、それぞれ０．１ｒｍ厚のＴｉ膜１２及びＰｔ
膜１３を形成する。
Ｇ（リン・シリケート・ガラス）層９を約１．５ｒｍの
厚さに形成し、ホトェッチング技術により所要とする配
線パターン形状に溝１０，１１を得るようにＰＳＧの一
部をエッチング除去する。このうち溝１０にはコンタク
ト孔５が、溝１１にはコンタクト孔６がそれぞれ接続さ
れている。第４図に示すように前記溝の側部及び底部に
沿うように全面にＴｉ（チタン）及びＰｔ（白金）をス
パッタし、それぞれ０．１ｒｍ厚のＴｉ膜１２及びＰｔ
膜１３を形成する。
第５図を参照し、全面にＰＩＱ（ポリィミド系樹脂）１
４を例えば回転塗布法により充分に厚く（約４山ｍ）か
つ前記溝内に埋込まれるように塗布形成する。
４を例えば回転塗布法により充分に厚く（約４山ｍ）か
つ前記溝内に埋込まれるように塗布形成する。
この後、ヒドラジン・エチレンアミン混合液等の有機溶
剤に浸してＰＩＱ表面をエッチすることにより、第６図
に示すように構内のＰｔ膜１３上部にＰＩＱ１４ａ，１
４ｂを残して他のＰＩＱ部分を除去する。
剤に浸してＰＩＱ表面をエッチすることにより、第６図
に示すように構内のＰｔ膜１３上部にＰＩＱ１４ａ，１
４ｂを残して他のＰＩＱ部分を除去する。
次いで上記溝内のＰＩＱ１４ａ，１４ｂをマスクとして
、前記溝以外の露出するＰｔ膜１３をエッチング除去し
た後、第７図に示すように、前記配線パターン形状の溝
内のＰＩＱが露出するようにホトレジストマスク１５を
形成する。
、前記溝以外の露出するＰｔ膜１３をエッチング除去し
た後、第７図に示すように、前記配線パターン形状の溝
内のＰＩＱが露出するようにホトレジストマスク１５を
形成する。
第８図に示すように溝内のＰＩＱを溶解除去する。
第９図を参照し、前記ホトレジストマスク１５をかけた
状態でＴｉ膜１２を導電層とする電気メッキ処理により
、構内に露出するＰｔ膜１３表面に前記ＰＳＧ層９の表
面の高さと略同等の高さになるように、約１．５〃ｍの
厚さにＡｕメッキ層１６ａ，１６ｂを形成する。
状態でＴｉ膜１２を導電層とする電気メッキ処理により
、構内に露出するＰｔ膜１３表面に前記ＰＳＧ層９の表
面の高さと略同等の高さになるように、約１．５〃ｍの
厚さにＡｕメッキ層１６ａ，１６ｂを形成する。
この後、ホトレジストマスクを取除き、確Ｇ膜９表面の
Ｔｉ膜をエッチング除去することにより、第１０図に示
すように前記配線パターン形状の構内に金メッキ層より
なる電極配線が埋込まれた状態で形成される。
Ｔｉ膜をエッチング除去することにより、第１０図に示
すように前記配線パターン形状の構内に金メッキ層より
なる電極配線が埋込まれた状態で形成される。
この後、第１ １図に示すように全面にＣＶＤ（気相化
学析出）法によるＳｉ０が臭等のパッシベーション膜１
７を形成する。
学析出）法によるＳｉ０が臭等のパッシベーション膜１
７を形成する。
以上実施例で述べた本発明の構成によれば、第１２図を
参照し、基板上の絶縁膜９に配線パターン形状の溝を形
成して、この溝内に埋込むように金メッキ層よりなる電
極配線１６を形成するものであるから、従来のように配
線上面が突出したりオーバーハング状態となったりする
ことがなく、表面が平坦化され、電極配線保護膜の形成
が容易となるとともにカバレージ不良を防止でき、又、
Ａｕメッキ配線の微細パターン化が可能となる等の諸効
果を奏する。
参照し、基板上の絶縁膜９に配線パターン形状の溝を形
成して、この溝内に埋込むように金メッキ層よりなる電
極配線１６を形成するものであるから、従来のように配
線上面が突出したりオーバーハング状態となったりする
ことがなく、表面が平坦化され、電極配線保護膜の形成
が容易となるとともにカバレージ不良を防止でき、又、
Ａｕメッキ配線の微細パターン化が可能となる等の諸効
果を奏する。
本発明は前記実施例に限定されることなく、これ以外の
形態を探り得る。
形態を探り得る。
例えば配線パターン形状の構内に一時的に充填されるＰ
ＩＱの代りに流動性を有する他の有機樹脂を使用するこ
とができる。又、Ａｕメッキの際のホトレジストマスク
は必しも必要でない。すなわち、Ｔｉ膜の表面にはメッ
キが付き難いためにマスクなしでもＰｔ膜表面に選択的
にＡｕメッキができる。中間金属膜としてはＴｉの代り
にＮｊ（ニッケル）、Ｃて（クロム）を又、Ｐｔの代り
にＰｄ（パラジウム）、Ｎｉ等を使用しても良い。
ＩＱの代りに流動性を有する他の有機樹脂を使用するこ
とができる。又、Ａｕメッキの際のホトレジストマスク
は必しも必要でない。すなわち、Ｔｉ膜の表面にはメッ
キが付き難いためにマスクなしでもＰｔ膜表面に選択的
にＡｕメッキができる。中間金属膜としてはＴｉの代り
にＮｊ（ニッケル）、Ｃて（クロム）を又、Ｐｔの代り
にＰｄ（パラジウム）、Ｎｉ等を使用しても良い。
この発明は半導体素子単体、ＩＣ、ＬＳＩの全ての場合
に応用できる。
に応用できる。
第１図乃至第１１図は本発明による製造法を工程順に示
すものであって、これらのうち、第１図ｔ第３図及び第
１０図は正面断面図斜視図、他は正面断面図である。 第１２図は本発明による蟹極の原理的構造を示す断面図
、第１３図乃至第１５図は従来例を示す電極の断面図で
ある。１……ｎ型シリコン基板、２……Ｐ十型ベース、
３・・・…ｎ十型ェミッタ、４……表面酸化膜、５，６
……コンタクト孔、７……Ｓｉ３Ｎ４膜、８…・・・Ｐ
ｔ−Ｓｉ合金層、９・・・・・・塔Ｃ膜、１０，１ １
・・・・・・配線パターン形状の溝、１２・…・・Ｔｉ
膜、１３・・・…Ｐｔ膜、１４……ＰＩＱ、１５……ホ
トレジスト膜、１６…・・・Ａｕメッキ層、１７・・・
・・・電極保護絶縁膜（ＣＶＤ膜）、１８・・・・・・
段差。 素ノ図弟乙図 努３の 薙ぐ図 弟 づ‐ 図 弟‘図 第７図 策〆幻 努タ図 努ノク図 努〃楓 努′２図 努ノ３図 弟／子欧 多／タ館
すものであって、これらのうち、第１図ｔ第３図及び第
１０図は正面断面図斜視図、他は正面断面図である。 第１２図は本発明による蟹極の原理的構造を示す断面図
、第１３図乃至第１５図は従来例を示す電極の断面図で
ある。１……ｎ型シリコン基板、２……Ｐ十型ベース、
３・・・…ｎ十型ェミッタ、４……表面酸化膜、５，６
……コンタクト孔、７……Ｓｉ３Ｎ４膜、８…・・・Ｐ
ｔ−Ｓｉ合金層、９・・・・・・塔Ｃ膜、１０，１ １
・・・・・・配線パターン形状の溝、１２・…・・Ｔｉ
膜、１３・・・…Ｐｔ膜、１４……ＰＩＱ、１５……ホ
トレジスト膜、１６…・・・Ａｕメッキ層、１７・・・
・・・電極保護絶縁膜（ＣＶＤ膜）、１８・・・・・・
段差。 素ノ図弟乙図 努３の 薙ぐ図 弟 づ‐ 図 弟‘図 第７図 策〆幻 努タ図 努ノク図 努〃楓 努′２図 努ノ３図 弟／子欧 多／タ館
Claims (1)
- １ 半導体基板上に一層又は複数層に絶縁膜を形成する
工程、この絶縁膜に配線パターン形状の溝を形成して少
なくともその一部で半導体基板を露出させる工程、上記
溝内の側部及び底部に沿うように、全面に中間金属膜を
形成する工程、上記溝内を埋めるように比較的流動性の
有機物質を前中間金属膜上に選択的に充填し、この有機
物質をマスクとして溝の形成されない部分の上記中間金
属膜の一部又は全部をエツチング除去する工程、上記有
機物質を除去する工程、この有機物質を除去した溝内の
中間金属膜上に上記絶縁膜の表面と略同等の高さの金メ
ツキ層を形成する工程を少なくとも包含することを特徴
とする半導体装置における電極配線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12683877A JPS6041461B2 (ja) | 1977-10-24 | 1977-10-24 | 半導体装置における電極配線の形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12683877A JPS6041461B2 (ja) | 1977-10-24 | 1977-10-24 | 半導体装置における電極配線の形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5460582A JPS5460582A (en) | 1979-05-16 |
| JPS6041461B2 true JPS6041461B2 (ja) | 1985-09-17 |
Family
ID=14945136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12683877A Expired JPS6041461B2 (ja) | 1977-10-24 | 1977-10-24 | 半導体装置における電極配線の形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041461B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114962U (ja) * | 1991-03-27 | 1992-10-12 | アイホン株式会社 | 筐体扉の開閉構造 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582044A (ja) * | 1981-06-26 | 1983-01-07 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
-
1977
- 1977-10-24 JP JP12683877A patent/JPS6041461B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114962U (ja) * | 1991-03-27 | 1992-10-12 | アイホン株式会社 | 筐体扉の開閉構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5460582A (en) | 1979-05-16 |
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