JPS6041780B2 - input/output control device - Google Patents
input/output control deviceInfo
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- JPS6041780B2 JPS6041780B2 JP9528578A JP9528578A JPS6041780B2 JP S6041780 B2 JPS6041780 B2 JP S6041780B2 JP 9528578 A JP9528578 A JP 9528578A JP 9528578 A JP9528578 A JP 9528578A JP S6041780 B2 JPS6041780 B2 JP S6041780B2
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Description
【発明の詳細な説明】
本発明は入出力制御装置への単一アクセス要求により複
数の装置の状態を調べることのできるような電子計算機
システムの制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a control device for an electronic computer system that can check the status of a plurality of devices by making a single access request to the input/output control device.
電子計算機システムにおけるチャネル・入出力制御装置
・入出力装置の一般的な接続構成は第１図に示すように
なつている。中央制御装置ＣＰＵ、、ＣＰＵ２と、入出
力制御装置ＩＯＣとの間にチャネルＣＨ、、ＣＨ。A general connection configuration of channels, input/output control devices, and input/output devices in an electronic computer system is shown in FIG. Channels CH, ,CH are provided between the central controllers CPU, , CPU2 and the input/output controller IOC.
を設ける。チャネルは共通のＣＰＵと接続した構成とす
ることもてきる。ディスクパックのような入出力装置１
０、、１００・・・は入出力制御装置ＩＯＣに共通に接
続されている。今チャネルＣＨ、から、入出力装置１０
、を使用しているとき、チャネルＣルから入出力装置１
００へのアクセス要求があると、入出力装置１００自体
は使用可能であるとしても制御装置ＩＯＣがチャネルＣ
Ｈ、の経路で動作中のため、チャネルＣＨ２からのアク
セス要求に対し入出力制御装置ＫＣはビジーを報告する
。そのためチャネルＣＨ、によるＩＯＣの動作が終了す
るまでチャネルＣｌｌ、から入出力装置１００を使用す
ることはプログラム的に待たされ、「待」”が終るまで
使用できない。このような「待」の状態は制御装置ＩＯ
Ｃに接続されるチャネルと入出力装置の数が増加するに
従い効率が悪くなる。この状態の解消を計つたのが第２
図と第３図である。第２図では入出力制御装置をＩＯＣ
、、ＩＯＣ。と設け互いに接続し、各入出力装置は両Ｉ
ＯＣに接続している。なおチャネルＣＨ、、ＣＨ。はそ
れぞれ中央処理装置と接続する。このとき入出力装置１
０、には〔チャネルＣＨ、一人出力制御装置ＩＯＣ、一
入出力装置１０、〕と〔チャネルＣＨ、一人出力制御装
置Ｉ０Ｃ２−入出力装置１０、〕との２つの経路が得ら
れるので、１回目のアクセス要求が一方の経路で拒否さ
れると、他方の経路へアクセス要求を出すようにしてい
る。また第３図では同一の中央処理装置からそれぞれ２
個のチャネルを介して入出力制御装置と接続しているか
ら、入出力装置１０、に対し 〔ＣＨＩ−ＩＯＣＩ−１
０１〕と〔ＣＨ２−ＩＯＣ２−１０１〕との２つの経路
が得られるので、入出力制御装置ＩＯＣ動作中の場合は
勿論、一方のチャネルが動作中の時も経路の切替を行な
うことができる。第２図・第３図共１０Ｃが動作中であ
ると判つたときは再度アクセス要求（スタートＩ／０）
を発行する必要がある。入出力制御装置１０Ｃの動作制
御のため中央処理装置ＣＰＵが必要とする時間は短いこ
とが良いが、以上説明した従来例では再度のアクセスを
必要とする時、動作制御の時間が長くなり中央処理装置
の使用効率が低下する。本発明の目的は前述の欠点を改
善し、単一のアクセス要求により複数の入出力制御装置
の状態を調べることのできる電子計算機システムの入出
力制御装置を提供することにある。will be established. The channels may also be configured to be connected to a common CPU. I/O device 1 like a disk pack
0, 100, . . . are commonly connected to the input/output control device IOC. Now from channel CH, input/output device 10
, when using input/output device 1 from channel C
When there is a request to access 00, the control device IOC accesses channel C even if the input/output device 100 itself is usable.
Since the input/output control device KC is operating on the channel CH2, the input/output control device KC reports that it is busy in response to the access request from the channel CH2. Therefore, the use of the input/output device 100 from channel Cll is made to wait programmatically until the IOC operation by channel CH is completed, and cannot be used until the "waiting" period ends.Such a "waiting" state Control device IO
As the number of channels and input/output devices connected to C increases, efficiency decreases. The second attempt was made to resolve this situation.
Figure 3. In Figure 2, the input/output control device is IOC.
,,I.O.C. are installed and connected to each other, and each input/output device is connected to both I
Connected to OC. Note that the channels CH,,CH. are each connected to a central processing unit. At this time, input/output device 1
0, two routes are obtained: [channel CH, single output control device IOC, one input/output device 10,] and [channel CH, single output control device I0C2-input/output device 10,], so the first If an access request is rejected by one route, the access request is sent to the other route. In addition, in Figure 3, two
Since it is connected to the input/output control device through channels, the input/output device 10 is
Since two routes, ie, CH2-IOC2-101] and CH2-IOC2-101, are obtained, the route can be switched not only when the input/output control device IOC is in operation, but also when one channel is in operation. When it is found that 10C is in operation in both Figures 2 and 3, request access again (start I/0)
need to be issued. It is good that the time required by the central processing unit CPU to control the operation of the input/output control device 10C is short, but in the conventional example described above, when access is required again, the time required for operation control becomes longer and the central processing Equipment usage efficiency decreases. SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned drawbacks and provide an input/output control device for a computer system that can check the status of a plurality of input/output control devices with a single access request.
以下図面に示す本発明の実施例について説明する。Embodiments of the present invention shown in the drawings will be described below.
第４図は本発明の原理構成図を示し、チャネルＣＨｌ，
ＣＨ２は異なる中央処理装置ＣＰＵに接続され、入出力
制御装置１０Ｃ１にはインターフェースＩＦｌｌとＩＦ
２ｌを、ＩＯＣ２にはＩＦｌ２とＩＦ２２とを設け、図
示するようにＩＦｌｌと，２、ＩＦ２ｌと，２とを互に
接続する。FIG. 4 shows a principle configuration diagram of the present invention, and channels CH1,
CH2 is connected to a different central processing unit CPU, and the input/output control unit 10C1 has interfaces IFll and IF
The IOC2 is provided with IF12 and IF22, and IFll and 2 and IF2l and 2 are connected to each other as shown in the figure.
互いに接続されたインターフェースを設けているため入
出力制御装置１０Ｃのアドレスは同一となりチャネルＣ
Ｈｌ或いはＣＨ２よりＩＯＣを見たとき、ＩＯＣ制御装
置１０Ｃ１とＩＯＣ２との区別がつかない。そこでＣＨ
ｌから見たときＩＯＣｌをプライマリと、ＩＯＣ２は非
プライマリとするようにＩＦｌｌ，ＩＦｌ２を設定し、
逆にチャネルＣＨ２から見たときＩＯＣ２をプライマと
、ＩＯＣｌを非プライマリとするようＩＦ２２，ＩＦ２
ｌを設定しておく。１０Ｃ２におけるインターフェース
ＩＦュ，の機能は従来どおり次の３つがある。Since the interfaces are connected to each other, the addresses of the input/output control devices 10C are the same, and the addresses of the input/output control devices 10C are the same, and the addresses of the input/output control devices 10C are the same, so
When viewing the IOC from Hl or CH2, it is difficult to distinguish between the IOC control device 10C1 and the IOC2. So CH
Set IFll and IFl2 so that IOCl is primary and IOC2 is non-primary when viewed from l,
Conversely, when viewed from channel CH2, IF22 and IF2 are set so that IOC2 is the primer and IOC1 is the non-primary.
Set l. The interface IF in the 10C2 has the following three functions as before.
ａ 自分以外の制御装置に対するアクセス要求は他の制
御装置へアクセス要求をバイパスする。a) An access request to a control device other than oneself bypasses the access request to the other control device.
ｂ 自分に対するアクセス要求がなされても制御装置１
０Ｃ２が動作中であれば、チャネルＣＨｌに対し制御装
置１０Ｃ１，Ｉ０Ｃ２共に動作中を通知する。ｃ 自分
に対するアクセス要求で制御装置１０Ｃ２が空ならばア
クセス要求を受付ける。b Even if an access request is made to the control device 1
If 0C2 is in operation, it notifies channel CHl that both control devices 10C1 and I0C2 are in operation. c If the control device 10C2 is empty with an access request for itself, the access request is accepted.
そしてＩＯＣｌにおけるインターフェースＩＦｌｌの機
能は新規てあつて次の３つがある。The interface IFll in IOCl has three new functions:
ａ 自分以外の制御装置に対するアクセス要求は他の制
御装置へバイパスする。a. Access requests for control devices other than the self are bypassed to other control devices.
ｂ自分に対するアクセス要求でも制御装置１０Ｃ１が動
作中のときは制御装置１０Ｃ２ヘアクセ ス要求をバイ
パスする。b Even if the access request is made to itself, when the control device 10C1 is in operation, the access request to the control device 10C2 is bypassed.
ｃ 自分に対するアクセス要求で制御装置１０Ｃ１が空
であればアクセス要求を受付ける。c If the control device 10C1 is empty with an access request for itself, the access request is accepted.
このと きは制御装置１０Ｃ２へのアクセス要求のバイ
パ スは行なわない。 そしてインターフェースＩＦｌ
２はＩＦ２ｌと対称論理回路、ＩＦ′２はＩＦｌｌと対
称論理回路としている。At this time, the access request to the control device 10C2 is not bypassed. and interface IFl
2 is a logic circuit symmetrical to IF2l, and IF'2 is a logic circuit symmetrical to IFll.
今チャネルＣＨｌの経路から入出力装置１０１にアク
セス要求が発行されたとする。ＩＯＣｌが空であ れば
アクセス要求を受付け、１０１へのサービスを開始する
。１０１がチャネルＣＨ２から使用中か或いは独自で他
の入出力装置をサービスしているとき１０Ｃ１はＩＯＣ
２へアクセス要求をバイパスする。Assume that an access request is now issued to the input/output device 101 from the path of channel CH1. If IOCl is empty, it accepts the access request and starts service to 101. When 101 is being used from channel CH2 or is serving other input/output devices on its own, 10C1 is an IOC.
Bypass the access request to 2.
１０Ｃ２はバイパスされて来たアクセス要求に対し、チ
ャネルＣＨ２から使用されているか或いは独自で或る入
出力装置をサービスしているときはチャネルＣＨｌへ入
出力制御装置１０Ｃ動作中（即ち１０Ｃ１，Ｉ０Ｃ２が
共に動作中の意味）を通知する。10C2 responds to the bypassed access request by sending input/output control device 10C to channel CH1 when it is being used from channel CH2 or is independently servicing a certain input/output device (i.e., 10C1, I0C2 are in operation). (meaning both are in operation).
またＩＯＣ２が空であればアクセス要求を受付け入出力
装置１０１へのサービスを開始する。 このような機能
を遂行するため各インタフェースの論理回路は具体的に
は第５図に示す構成となつている。If the IOC 2 is empty, it accepts the access request and starts service to the input/output device 101. In order to perform such functions, the logic circuit of each interface has a concrete configuration as shown in FIG.
第５図には１Ｆ１１とＩＦ２ｌとを示しているが、ＩＦ
２２とＩＦｌ２も対称的に同様である。便宜上ＩＦｌｌ
側を経路Ｐ．，ＩＦ２ｌ側を経路Ｑと書く。したがつて
経路Ｐはプライマリ、経路Ｑは非プライマリとされる。
今チャネルＣＦＩ２から制御装置１０Ｃ２にアクセス要
求があり、同装置がビジーの時はアクセス要求がバイパ
スされ、第５図示の制御装置川０Ｃ１の非プライマリの
経路Ｑに達する。経路Ｑのアクセス信号はアドレス比較
信号と共に論理演算ゲートＧ３，Ｇ６を通して経路フリ
ップフロップＦＦＩを経路Ｑ側にリセットし、その後ブ
レークフリップフロップＦＦ２がセットされてサービス
を開７始する。ＦＦｌが経路Ｑ側にあり、ＦＦ２がセッ
トされている間にチャネルＣＨｌからアクセス要求があ
るとゲートＧｌ，Ｇ８を通してゲートＧｌｌ，Ｇｌ．に
達する。経路Ｐは第５図においてハード的にプライマリ
の設定がなされている側であるからゲート９Ｇ１２が開
き、経路Ｐバイパスとなり制御装置１０Ｃ２のインタフ
ェース［Ｆｌ。へアクセス要求をバイパスする。ＩＯＣ
２においてはＩＯＣｌとアドレス設定が同一であるから
、このとき同装置がビジーでなくなつていればＩＯＣ２
を介してサービスが開始できる。ＩＯＣ２がビジーであ
れば経路Ｐのアクセス要求は受付られず、ビジー報告が
インタフェースＩＦｌ２より戻つて来てチャネルＣＨｌ
に通知されて行く。以上は入出力制御装置が２台の場合
について説明したが、３台以上いもづる式に接続してあ
る場合にもこの考え方は容易に拡張・適用できる。1F11 and IF2l are shown in FIG.
22 and IFl2 are also symmetrically similar. IFll for convenience
The side is route P. , IF2l side is written as route Q. Therefore, route P is considered to be primary, and route Q is considered to be non-primary.
There is now an access request from the channel CFI2 to the control device 10C2, and when the device is busy, the access request is bypassed and reaches the non-primary path Q of the control device 0C1 shown in FIG. The access signal on the path Q, together with the address comparison signal, passes through the logical operation gates G3 and G6 to reset the path flip-flop FFI to the path Q side, and then the break flip-flop FF2 is set to start the service. FFl is on the path Q side, and when there is an access request from channel CHl while FF2 is set, the access request is sent through gates Gl, G8 to gates Gll, Gl. reach. Since the path P is the side on which the primary setting is made in terms of hardware in FIG. 5, the gate 9G12 is opened, and the path P becomes a bypass, and the interface [Fl. Bypass access requests to. IOC
2, the address setting is the same as IOC1, so if the device is no longer busy at this time, IOC2
The service can be started via If IOC2 is busy, the access request for path P will not be accepted, and a busy report will be returned from interface IFl2 to channel CHl.
will be notified. Although the above description has been made for the case where there are two input/output control devices, this concept can be easily expanded and applied to the case where three or more input/output control devices are connected in a cascading manner.
このようにして本発明によると単一のアクセス要求を発
するのみて複数の入出力制御装置の状態を調べることが
できるので、中央処理装置からの呼が減り動作が能率的
になり、中央処理装置の負担減となる。In this way, according to the present invention, the status of multiple input/output control units can be checked by issuing a single access request, so the number of calls from the central processing unit is reduced, and operations are made more efficient. This will reduce the burden on
第１図・第２図・第３図は中央処理装置より入出力装置
までの一般的な接続構成を示す図、第４図は本発明の原
理構成図、第５図は第４図のインタフェース論理回路の
具体的回路図を示す。Figures 1, 2, and 3 are diagrams showing the general connection configuration from the central processing unit to the input/output device, Figure 4 is the principle configuration diagram of the present invention, and Figure 5 is the interface of Figure 4. A specific circuit diagram of a logic circuit is shown.
Claims (1)
数の入出力制御装置を含む電子計算機システムの入出力
制御装置において各入出力制御装置は同一アドレスを有
し且つ下記の論理回路を具備することを特徴とする入出
力制御装置。 Ａ チャネルより最も離れた制御装置を除き各制御装置
「プライマリ」を定義する論理回路。 Ｂ チャネルよりアクセス要求のあつたとき本来「制御
装置使用中」を通知する状態にあり且つ前記Ａの「プラ
イマリ」である制御装置はチャネルより離れる方向の制
御装置へアクセス要求をバイパスする論理回路。 Ｃ 前記Ａの「プライマリ」でない制御装置にはアクセ
ス要求に対し「使用中」を通知する論理回路。[Scope of Claims] 1. In an input/output control device of a computer system including a plurality of input/output control devices connected in a sequential manner from one channel, each input/output control device has the same address and has the following logic. An input/output control device comprising a circuit. A Logic circuit that defines each control unit ``primary'' except for the control unit furthest from the channel. B. A logic circuit that is originally in a state to notify "control device in use" when an access request is received from the channel, and the "primary" control device of the above A bypasses the access request to a control device in a direction away from the channel. C. A logic circuit that notifies the control device that is not the "primary" of A above that it is "in use" in response to an access request.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9528578A JPS6041780B2 (en) | 1978-08-04 | 1978-08-04 | input/output control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9528578A JPS6041780B2 (en) | 1978-08-04 | 1978-08-04 | input/output control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5523539A JPS5523539A (en) | 1980-02-20 |
| JPS6041780B2 true JPS6041780B2 (en) | 1985-09-18 |
Family
ID=14133496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9528578A Expired JPS6041780B2 (en) | 1978-08-04 | 1978-08-04 | input/output control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041780B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126079A (en) * | 1988-11-07 | 1990-05-15 | Matsushita Refrig Co Ltd | Refrigerator |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215318A (en) * | 1982-06-09 | 1983-12-14 | Asahi Chem Ind Co Ltd | Method and equipment for heat treating of film |
-
1978
- 1978-08-04 JP JP9528578A patent/JPS6041780B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126079A (en) * | 1988-11-07 | 1990-05-15 | Matsushita Refrig Co Ltd | Refrigerator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5523539A (en) | 1980-02-20 |
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