JPS6041783B2 - 優先権を有する共用バス・システム - Google Patents

Description

【発明の詳細な説明】 この発明はデータ処理システムに関し、特に共ゝ用バス
用の優先権決定システムに関する。

中央処理装置は一般的に共用バスによつて複数の周辺装
置に接続され、各周辺装置はある優先権方式にもとづき
中央処理装置へそのアクセスを要求する。優先権の決定
は２又はそれ以上の周辺装フ置が同時に共用バスの制御
を受けようとした場合に必要とされる。数々の先行技術
による優先権決定システムが存在するが、そのうちの１
つに、ティー●チヤートコウ（Ｄ．ＣｈｅｒｔｋＯｗ）
ほかによつて投稿された１ミニコンピュータの融通性を
最高に発揮する統合バス（ＵｎｉｆｉｅｄＢｕｓＭａｘ
ｉｍｉｚｅｓＭｉｎｉｃＯｍｐｕｔｅｒＦｌｅｘｉｌｌ
ｔｙ）ョと題する論文（ＥＬＥＣＴＲＯＮＩＣＳｌｌ９
７Ｏ年１２月２１日号４７頁〜５２頁）に説明されてい
る。一般的に、共用又は統合電気バスの主な利点はハー
ドウェアとしてより進歩したメモリー及び周辺装置を利
用することができるようになるという能力に存する。そ
れは共用バスとともに使用されているすべての装置が同
一構成の信号でアドレス、データ、及び制御情報の送出
と受入とを行なうことにより可能となる。アール●アツ
シ●イトー（Ｒ．ＡｔｓｕｓｈｉＩｔＯ）による１中央
ユニットと周辺ユニット間の通信（ＣＯｍｍＬｌｒｌｌ
ＣａｔｉＯｎＳＢｅｔｗｅｅｎＣｅｎｔｒａｌＵｎｉｔ
ＡｎｄＰｅｒｊｐｈｅｒａｌＵｎｉｔｓ）Ｊと称する米
国特許第３，７６６，５３吋の中に優先権決定システム
が開示されており、そこまではまず質問信号がすべての
周辺装置に送られる。質問信号に応答して、サービスを
要求する周辺装置は順番持ち状態におかれ、順次サービ
スを受ける。順番持ちをしてすべての周辺装置に対する
サービスが終了すると、その後に続く質問信号が他の順
番持ち状態を設定する。アクセスを要求しているすべて
の周辺装置に初めにアクセスを許容することによつて生
じる遅延時間なしに、最高優先権を有する装置の共用バ
スへのアクセスを優先的に許すという優先権決定システ
ムは最高の利点を有する。この発明は順番持ちの設定を
する必要なしに共用バスのこの利点を利用するものであ
る。

イー・エー・ホーチ（Ｅ．Ａ．ＨａｌＸｌ）ｔ）ほかに
よる１循環優先権を有するモジユラ・マルチプロセッサ
・システム（ＭＯｄｕｌａｒＭｕｌｔｉｐｒＯｃｅｓｓ
ＯｒＳｙｓｔｅｍ）ョと称する米国特許第３，６２９，
８５４号には共用バスを使用した他の型式の優先権シス
テムが開示されている。このシステムは処理装置が優先
権ビットを受けたときに、各処理装置にすべての周辺装
置を走査させてその動作を行なう。優先権ビットは各処
理装置を接続する循環路内を回転する。回転ビットを所
有する処理装置のみが共用バスをアクセスすることを許
される。この発明は共用バス優先権システムに関し、最
高の優先権を有する電気的バスと、共用バスに接続され
る複数の周辺装置とを含み、各周辺装置の優先権は共用
バスの最高優先権と各周辺装置の共用バスへの接続位置
との関係によつて決定される。

処理装置は最低優先権位置に相当する共用バスの１端に
作動的に接続される。各周辺装置は優先権回路網で組織
され、その優先権回路網は最高優先回路から最低優先回
路へエネーブル信号を通過させるように直列に接続され
ている。各個々の優先回路の信号装置は優先回路が優先
権を要求したときにフラグ信号を発生する。各優先回路
の装置はフラグ信号に応答してエネーブル信号の通過を
防止する。その入力にエネーブル信号の提供を受けるが
それを出力しない優先権ユニットのその信号に応答する
装置は各該当する周辺装置を共用バスに作動的に接続す
る。優先権を持つ周辺装置へのサービスの終了に応答す
る装置は新たなエネーブル及びフラグ信号を発生する。
従つて、この発明の主目的は共用バス優先権システムを
改良することである。

この発明の他の目的は少い電線と低価格で使用すること
ができる共用バス優先権システムを提供することである
。

次にこの発明の実施例を添付図面とともに詳細に説明す
ることにより、この発明の目的の実現性を明らかにする
。

第１図はデータ処理装置１５、複数の周辺装置（ＰＥＲ
）１２と、メモリー１４と、複数の周辺制御装置（ＰＣ
Ｕ）１１と、バス制御装置１０との相互間の主な接続を
描いたブロック線図である。

ある応用例としては、バス制御装置１０は処理装置１５
の中に含まれる。説明用として簡素化するために、ＰＥ
Ｒ＃１及びＰＥＲ＃Ｎとラベルされた２つの周辺装置の
みが表わされているが、より多くの周辺装置を使用する
ことができることは明らかなことである。ここで周辺装
置とはプリンタ、テープ及びディスク・ユニット、カー
ド・リーダ、通信装置及び他の処理装置等のすべての装
置を指すことができるものとする。各周辺装置１２は各
該当する周辺制御装置１１と相互に接続される。説明の
ために、ここでは２つの周辺制御装置ＰＣＵ＃１及びＰ
ＣＵ＃Ｎのみを表わしている。この明細書全体に亘つて
、共用バスということばは１より多い周辺装置に対して
同時に信号を送り又は受信するための信号用ワイヤの１
群を指すものとする。第１図においては、共用バスは１
番長い水平相互接続ラインで構成される。単一のバス・
ワイヤは異なる時間に異なる信号を送ることができる。
各周辺装置１２は各該当する周辺制御装置１１を介して
優先権が漸減する順序に共用バス制御ラインに接続され
る。共用バスに接続されている最低優先権を有する装置
は処理装置１５である。処理装置が最低の優先権を有す
るということは、一般的に、処理装置についての応答時
間は他の共用バス装置に較べて最も重要視しなくてよい
からである。周辺装置は、その必要な作用に、例えば、
即時応答を必要とするある種の動作又は即時処理を含む
かもしれない。この発明は１より多いバス・アクセス要
求が行なわれたときに、一番高い優先権を有する周辺制
御装置を選ふようにしたものである。これは２より多い
装置が同時に共用バスにアクセスを試みているときに発
生するあいまいさを除去し、最高の優先権を有する装置
への即時アクセスを提供する。複数の周辺制御装置１１
はＥＮと称するラインにより、その出力から入カへと直
列方式でともに接続される。最後の周辺制御装置ＰＣＵ
＃Ｎの出力は最低の優先権を有する装置、すなわちこの
実施例においては処理装置１５の入力に接続される。エ
ネーブル・ライン（ＥＮ）にある信号はアクセスを要求
している特定の周辺制御装置にそれが最高の優先権を持
つているか持つていないかということを知らせることに
なる。例えば、周辺制御装置ＰＣＵ＃１（最高優先権を
有する装置）はＥＮ，，，とラベルされた入力端子に論
理ＲＬ（レベル信号）を表わす連続ハイ・レベル信号の
供給を受ける。すなわち、周辺制御装置の入力に論理Ｒ
ｌＪレベル信号が入力されると、その特定のユニットは
そのストリング中で最高優先権を有する装置であるとい
うことを表示し、更に要求信号（論理レベルＲｌＪ信号
）がそれぞれの周辺制御装置に接続されている周辺装置
からくるＰＩＮＴ入力又はＤＭＡ入力のいずれかに存在
する場合は、その選ばれた周辺装置は共用バスにアクセ
スを許されることになる。更に、周辺制御装置は論理Ｒ
ＯＪと等しいロー・レベル信号をＥＮＯｕｔとラベルさ
れたその出力に発生する。その出力信号は次の周辺制御
装置へ送信されそれに続く各周辺制御装置は各該当する
周辺装置に対して共用バスにアクセスすることを有効に
防止する。次に続く各周辺制御装置のＯレベル信号は、
現により高い優先権を有する周辺装置が共用バスにアク
セスを要求していることを表わす論理レベルＲＯＪであ
る。要約すると、すべての周辺制御装置のエネーブル入
力における論理レベルＲＯョはその入力に論理レベルＲ
ＯＪを発生させる。これは該当する周辺装置がＰＩＮＴ
ライン又はＤＭＡラインのいずれかに論理レベルＲｌＪ
信号を供給することによつてアクセスを要求しているか
どうかに関係なく行なわれる。ＰＩＮＴ及びＤＭＡ信号
ラインはともにフラグ●ラインであり、それらはバス・
アクセスを要求するときに周辺制御装置に信号するよう
動作する。この明細書においては、ＰＩＮＴ信号ライン
は周辺装置がプログラム割込信号ＰＩＮＴを論理レベル
ｒ１ョにドライブすることによつてその周辺装置がプロ
グラム型式の割込を要求する場合に使用される。ＤＭＡ
信号ラインは周辺装置が直接メモリーから又はメモリー
にデータを転送する場合に使用される。この特定型式の
データ転送は直接メモリー・アクセス信号ＤＭＡを論理
レベルＲｌＪに駆動することを各周辺装置に要求してバ
スのアクセスを獲得し、更にメモリーにアドレスを供給
してデータの送受信を行なう。バス制御装置１０は各周
辺制御装置、メモリー、及び処理装置に対して信号松ｗ
及びＳＲを出力する。

この明細書全体を通じて信号の符号の上にバーを付して
ある場合はバーのない同一信号の補数の信号であること
を表わす。信号正了はバ”ス制御装置がシステムに電源
が供給されたことを感知し、電源オン状態となつたとき
にバス制御装置から発生する信号である。？ｗはリセッ
ト信号であり、システムのすべての装置をその開始状態
にクリア又はイニシャライズすることに使用さ５れる。
このイニシャライズ状態は周辺制御装置、メモリー、及
び処理装置に適用できるものである。バス制御装置１０
は松了の他に開始要求信号として指定された信号ＳＲを
発生し、すべての周辺制御装置、メモリー及び処理装置
に送られノる。バス制御装置１０はその自由裁量て開始
要求信号ＳＲパルスの発生を禁止することができる。信
号訂はデータが割込データでであることを処理装置に表
示するために割込データの転送中、データ（ＤＡＴＡ）
ラインのデータとともにストローブ信号として送られる
開始割込信号である。一般的に割込データは割込ベクト
ルと称する。データとラベルされたラインは周辺装置と
メモリー及び処理装置１５との間を相互に接続するライ
ンである。信号（ターム）？否は各周辺制御装置からそ
れぞれ自身の周辺装置へ送られる開始割込信号であり、
その周辺装置の該当するＰＩＮＴをクリアさせるように
動作する。信号■平は処理装置１５によつて作成される
プログラム割込ポーリング許容信号であり、各周辺制御
装置１１に供給される。

信号可Ｗは周辺制御装置を介して各周辺装置に共用バス
の使用を許容し、処理装置１５に割込ベクトル情報を送
る動作を行なう。亙で指定された信号ラインは各周辺制
御装置を処理装置１５に接続する。各周辺制御装置から
各該当する周辺装置へ接続するラインＰＥ及び？否はリ
セット・ラインであり、周辺制御装置内でそれぞれＤＭ
Ａ及びＰＩＮＴ信号回路を有効にリセットする。各周辺
制御装置は処理装置１５とともに？訃とラベルされた制
御ラインによつてメモリー１４に接続される。画信号の
存在はメモリー・サイクルを開始すべきであるというこ
とをメモリーに指示するものであるから、画はメモリー
始動と解される。

共用バスにアクセスした装置は、読取リサイクル又は書
込みサイクルのいずれであれ、メモリーにメモリー・サ
イクルを行なわせるためにこのライン？庸に適当な信号
を出力しなければならない。次に、メモリー装置はメモ
リー・サイクルが終了しているかどうかを表わす戻■宿
号を発生する。実際には、例えばＲ■信号はバスを通し
てデータ転送が行われており、バス・データ・ラインが
占有されているということを表示する。又、信号ＢＡの
存在はデータが利用可能であることを表わす。？信号の
尾端はデータの要求装置に対するクロック入力に使用さ
れる。ＤＭＡの動作中に、データ利用可能信号ＤＡがメ
モリーで作成され、バス制御装置１０がそれを使用して
開始要求信号ＳＲを発生する。コレクタ解放ナンド・ゲ
ート３２は１又は１以上の割込みが対抗しているという
ことを処理装置に知らせるためにすべてのＰＩＮＴライ
ンを０Ｒ状態に結線することを可能にする。周辺装置割
入要求ラインにローレベル信号が発生すると、ラッチ２
０はコレクタ解放ゲート３２の両人力にハイレベル信号
を発生させ、ゲート３２は共用バス可雨ゝラインにロー
レベル信号を出力する。ラッチ２０は周辺制御装置から
？Ｗラインを介してローレベル信号を受信するまで動作
状態を維持される。それは、特定の割込が認められ、ソ
フトウェアが適当な割込サービス・ルーチンに誘導され
たことを表わすものである。同様にして、動作するラッ
チ２１は、周辺装置ＤＭＡ要求ラインにローレベル信号
が発生するとハイレベルとなり、信号ＲＥｔ）珀−レベ
ルになるまでその動作状態に維持される。ラッチ２１が
セットされると周辺制御装置へのＤＭＡラインはハイレ
ベルとなる。ＲＥはこの特定の周辺装置にアクセスが許
されたときにローレベル信号として返還される。１より
多いＰＩＮＴ信号が該当するリクエスト・フリップ・フ
ロップ２９に入力された場合は、低い優先権の割込要求
はクリアされなければならない。

さもないと、処理装置は割込まれるべきでないソフトウ
ェア・ルーチンに割込が込なわれることになる。１つの
装置に割込が許されたときに、ソフトウェアによる制御
を可能にするため、認められなかつた割込要求はクリア
されなければならない。

そのためにまず、認められなかつたすべての割込要求を
不活動にするために互が使用される。終了しない割込要
求によつて割込要求フリップ・フロップ２９を再びセッ
トするにはＰＩＰＰ信号を待たなければならない。割込
がそのアクセスを許されたときにｑ否が発生され、周辺
装置１２のＰＩＮＴラッチ２０をクリアする。周辺制御
装置１１において、ラッチ２０からの出力信号ＰＩＮＴ
はアンド・ゲート２３の１入力に接続される。

アンド・ゲート２３の他方の入力はインバータ２７で論
理反転された印平から作られるＰｎ）Ｐである。アンド
●ゲート２３からの出力信号はＤ型フリップ・フロップ
２９のＤ入力に供給される。Ｄ型フリップ・フロップは
１クロック・パルスだけ早く現われた入力の状態を出力
する。フリップ・フロップ２９はアンド・ゲート２６を
介してフリップ・フロップ２９のＣＰ入力端子へＳＲ信
号を供給することによつてＳＲ時刻にクロックされる。
フリップ・フロップ２９はそのＤ型入力がＳＲクロック
●パルスの入力時にハイであればセットされてそのＱ出
力にハイレベル信号が現われる。フリップ●フロップ２
９のｎ出力はアンド・ゲート２６とアンド◆ゲート４０
（第２Ｂ図）の入力に接続される。信号互はフリップ・
フロップ２９をクリアするために他の入力？Ｊとともに
アンド・ゲート２５に供給される。アンド・ゲート４０
はその一連のバス上の特定の周辺装置の優先権を決定す
るゲートである。アンド・ゲート４０はその入力の１つ
にエネーブル信号ＥＮｌ、を受信する。アンド・ゲート
４０の出力はＥＮＯｕｔ信号である。アンド・ゲート２
３のＰＩＮＴラインに現われたプログラム割込要求は、
前述のようにしてフリップ●フロップ２９のＱ出力にお
けるハイレベル信号とＯ出力におけるローレベル信号と
変換され、Ｏ出力はアンド・ゲート４０に送られてその
出力ＥＮＯｕｔをローレベル信号にする。このローレベ
ル信号は、この共用バスの残りの装置が優先権を持たな
いということを表わすものである。アンド・ゲート４０
からのＥＮＯ。，信号はインバータ４６で論理的に反転
され、アンド・ゲート４１へその１入力として供給され
る。アンド・ゲート４１の出力は前述した入力の状態か
らハイレベル信号が出力されることになる。このハイレ
ベル信号は特定の周辺装置が優先権を有し、バスのアク
セスを希望するときは常に発生するものである。Ｄ型フ
リップ●フロップ４７はアクセス●フリップ・フロップ
であり、そのＱ出力における出力信号がハイレベルのと
きは特定の周辺装置がバスの使用を要求し、更に優先権
を有することを表わしている。

ＳＲクロック信号はフリップ●フロップ４７のＣＰ入カ
へ供給される。共用バスへの実際のアクセスはバスがビ
ズイ状態ではないときのみに限定される。この状態はア
ンド・ゲート５０に供給される入力？■によつて表わさ
れ、このノービズイ信号Ｒ■がアンド・ゲート５０の１
入力に供給されるとともに、フリップ・フロップ４７が
セットされていることにより生じる他の入力がハイレベ
ルであるということにより、アンド・ゲート５０はハイ
レベル信号を出力する。このハイレベル信号はフリップ
●フロップ４８，４９のＣＰ端子へクロック信号として
供給される。アンド・ゲート４４は？了文はＢＡがロー
レベルになるとフリップ●フロップ４７をクリアする。
フリップ●フロップ４８はフリップ●フロップ２９から
の信号をそのＤ入力に受信する。フリップ・フロップ４
８のＱ出力は？信号を出力するコレクタ解放ナンド・ゲ
ート５４に送られる。灯信号は、現にデータ・ラインに
あるデータは割込ベクトルであるということを処理装置
１５へ知らせるための信号であり、割込ベクトルの受信
によつて処理装置は特定の割込サービス・ルーチン開始
アドレスを決定する。コレクタ解放ナンド・ゲート５４
は先に引用した０ミニコンピュータの融通性を最高に発
揮する統合バスの第３図に開示されている”ものと型式
のものである。コレクタ解放ゲート５４の出力における
信号？はビズイ信号ＢＳＹがナンド・ゲート５１の入力
に受信されるまで持続される。信号ＢＳＹの存在は周辺
制御装置が共用バスと相互に接続されているということ
を表わすものである。又、ナンド・ゲート５１はフリッ
プ・フロップ４８のＱ出力信号をその１入力信号として
受信する。ゲート５１の出力はアンド・ゲート４２の１
入カへ供給され、アンド・ゲート４２の他の入力は？↑
である。この信号のどちらかがローレベルになると、そ
の出力はフリップ●フロップ４８をクリアする。フリッ
プ・フロップ４８のＯ出力には信号？［が現われ、その
信号？Ｕはラッチ２０に帰還されてプログラム割込の原
発生源をクリアする。ＤＭＡ相互作用のために、アンド
・ゲート２４はラッチ２１からのＤＭＡ信号と処理装置
からの印羽信号とを受信する。両信号ともゲート２４に
入力されると、出力が発生し、ＤＭＡ装置からのバス要
求が許容されたことを表わす。ゲート２４の出力信号は
Ｄ型フリップ・フロップ３０のＤ入力に供給される。フ
リップ●フロップ３０のＱ出力はフリップ・フロップ４
９のＤ入力に接続される。フリップ・フロップ３０のＯ
出力はアンド●ゲート４０及びアンド・ゲート２８の両
人カへ接続される。アンド・ゲート２８はその他方の入
力にクロック信号ＳＲを入力し、その出力はフリップ・
フロップ３０のクロック端子ＣＰに接続される。ＤＭＡ
の転送を要求している特定の周辺装置が優先権を有する
場合は、フリップ・フロップ４７のＱ出力はハイレベル
となり、ＳＲの立上りにおいて圧■信号がハイレベルで
あるという条件のもとにフリップ・フロップ４９がセッ
トされそのＱ出力がハイレベルとなる。このハイレベル
信号はコレクタ解放ナンド・ゲート５３の入力に送られ
る。ゲート５３の出力は共用バス信号画てある。ナンド
・ゲート５５はその入力にフリップ・フロップ４９のＱ
出力と圧■信号とを受信する。ゲート５５の出力はアン
ド・ゲート４３の１方の入力ゲートに接続され、他方の
入力は止了である。そのいずれか１方の入力信号がロー
になると、ゲート４３の出力はローレベル信号となり、
フリップ・フロップ４９それ自身をクリアする。信号画
はフリップ●フロップがセットされ休■信号がハイレベ
ルのときに発生される。第１図において、この画はメモ
リー・サイクルを開始すべきときにメモリー装置に導か
れ、次いて優先権を有する周辺装置へのデータの転送又
は読取りのいずれか適切な動作をメモリー装置にとらせ
るようにする。？Ｍ〔とラベルされたフリップ・フロッ
プ４９の？端子はかつて受けた周辺装置のＤＭＡ要求の
クリアを行なうためにアンド・ゲート３１に戻される。
それは又、フリップ・フロップ３０をクリアするように
し、更にそれ以上のバスサービスに対する要求はラッチ
２１の出力において周辺装置から再び行なわなければな
らない。第３図において、開始要求信号ＳＲは共用バス
が無活動状態にあるときに、ある一定の間隔で発生する
。

その間隔はその他のときには共用バスの動作の作用を受
ける。その固定されたパルス間間隔はメモリー・サイク
ルの間隔に等しい。この実施例によるＳＲクロック・パ
ルスの幅は３０ナノ秒以下である。第３図には３つのバ
ス動作状態が示されている。その各状態は図の下部水平
軸に沿つて１〜３て示されている。水平軸は左から右に
増加する時間軸である。ラベル１の動作状態はＤＭＮ呟
送状態であり、ラベル２の動作中に発生する状態はプロ
グラム割込状態であり、ラベル３の状態は静止状態であ
る。円内の番号１２３はある特定の時間的順次における
事象の発生を指示し、その順次は信号ＳＲｌＲ■、ＣＡ
の矢印で示されたリーディング・エッジ又はトレーニン
グ・エッジで始る。

例えば、パルスダβＲの第１の矢印されたリーディング
・エッジが発生すると、フリップ●フロップ３０は最初
にハイレベルとなり、次にＥＮＯｕｔがローレベル信号
となるＤＭＡ及び酉ＮＴ信号の斜線部分はシステムの他
の状態によつて変化する該信号の発生タイミングの許容
し得る変化の範囲を表わす。まず、動作状態１を第２Ａ
図及び第２Ｂ図の論理配線図とともにみる。これはＤＭ
Ａ転送状態であり、ＤＭＡ信号のローレベルからハイレ
ベルへの立上りによつてＤＭＡ信号が表わされる。この
信号は周辺装置に含まれているラッチ２１の出力に現わ
れる。この時点においては可即循号はハイレベルである
から、ＳＲパルスが発生するとフリップ・フロップ３０
をセットし、周辺制御装置が次のバス・サイクルを要求
することを可能にする。この説明を通して特定の周辺装
置は優先権を有するものと仮定し、それは信号ＥＮｌｎ
が継続的にハイレベルであることによつて表わされる。
この信号がローレベルになると（例えばＯレベル）他の
優先する装置がより高い優先権を有し、それがバスアク
セスを可能にされるはずである。信号ＥＮＯｕｔがロー
レベルになると、バスをアクセスすることができるとい
う面からみると、よい低い優先権を有する周辺装置のす
べてが非活動にされるというものである。次のＳＲパル
スの発生は優先権を有する特定の周辺装置にアクセスす
ることを許容する。戻臂ｊくハイレベルであると画ライ
ンの信号がローレベルになり、メモリー・サイクルが開
始される。このとき、適当なときにアドレス・ラインは
周辺装置によつて作動され、データ・ラインも又作動さ
れる。フリップ・フロップ４９は？庸の状態を表わし、
それがセットされると、そのＯ出力はロー状態を表わし
、ＲＥを介してフリップ・フロップ３０及びラッチ２１
をクリアする。プログラム割込状態である状態２におい
て、セット・ラッチ２０を介して周辺装置はプログラム
割込を要求する。

ＳＲクロック◆パルスの次の立下りにおいて、処理装置
は面不をローレベルにする。仰平が反転するとプログラ
ム割込信号・百Ｎ〒を可能にし、次のＳＲの立上りにお
いてバスを要求する。そのとき、ＥＮＯ。，はローレベ
ルとなり、優先権連鎖の残りの周辺装置を無能化する。
次に続くＳＲパルスがフリップ・フロップ４７をセット
し、？■のハイレベルとともに周辺制御装置置に信号訂
を発生させるように導き、それによつて処理装置へベク
トル情報の転送を行なう。信号？は？■信号の全期間中
、ローレベルに維持される。フリップ・フロップ２９は
信号？でクリアされ、次にアンド・ゲート４０の出力を
ハイレベルにする。第３図の動作状態３は周辺装置がバ
スのアクセスを要求していないときに存在する静止状態
のための信号のレベルを表わす。

この状態においてはクロック●パルスＳＲは一定の間隔
をもつて連続的に発生される。第４図はＳＲクロック・
パルスを発生するためのクロック発生器であり、フリッ
プ・フロップ６１、ワンショット６０、オア・ゲート６
３及びタイマ６２で構成される。

このクロック発生器は処理装置１５に含ませることがで
きるバス制御装置１０の中に含ませることができる。ワ
ンショット６０は約３０ナノ秒の幅をもつ単独パルスを
発生する。このパルスは２つの入力信号のいずれかが入
力されたときに発生される。ＢＮの尾端はフリップ・フ
ロップ６１をセットしてワンショット６０の１入力を提
供し、十分な時間の間メモリー・サイクルが存在しない
ことを感知させるタイヤ６２が第２の入力を提供する。
これら２つの信号がオア・ゲート６３で混合され、その
出力がワンショット６０をトリガさせる。信号標はデー
タ利用可能信号であり、このシステムにおいてはメモリ
ー及び処理装置の両者から発生できる。

第５図はＲ■信号の波形変換との関係における標信号の
変換を描いたものである。

信号ＢＮは？■信号がハイレベルからローレベルへ変換
した後で発生し、？■が無活性になる前に消滅する。処
理装置は周辺装置がｑ信号を発生したときにＲ■槍号と
データ利用可能信号ＢＮとを発生する。メモリーは？庸
信号がバスで活動状態となつたときにＲ■信号とデータ
利用可能信号とを発生する。以上述べた実施例はこの発
明の１実施例であるが、この発明の目的を達成すること
ができることは明らかである。

【図面の簡単な説明】

第１図は共用バスシステムのブロック線図、第２Ａ図及
び第２Ｂ図は第１図の共用バスシステムの１部の論理線
図、第３図はこの発明の動作を理解するに有益な波形の
タイミング線図、第４図はシステム・クロックの発生に
使用される回路の論理線図、第５図は第４図の回路の動
作に関する２つの波形を表わした波形図である。 １０・・バス制御装置、１１・周辺制御装置、１２・・
周辺装置、１４・メモリー、１５・処理装置、２０，２
１・ラッチ、２３●●アンド●ゲート、２７●●インバ
ータ、２９●●フリップ●フロップ、６０●●ワンショ
ット、６１・フリップフロップ、６２・タイマ、６３●
●オア●ゲート。

Claims (1)

【特許請求の範囲】
1. １ コンピュータ・システムにおいて一端を有する共用
   バスと、夫々前記共用バスに接続され相互にアクセス可
   能な複数の処理デバイス及び処理装置と、前記共用バス
   に接続され前記処理装置及び処理デバイスとの間で直接
   アクセス可能なメモリー・ユニットと、前記処理デバイ
   スについて処理を必要とすることを表わすフラグ信号を
   発生する装置と、前記フラグ信号を受信するように前記
   フラグ信号発生装置に夫々接続された複数の処理デバイ
   ス制御ユニットと、前記共用バスに接続され前記複数の
   処理デバイス制御ユニットからの信号に応答して前記処
   理装置のアクセスを希望するときに前記処理装置に割込
   みを行うほか、前記メモリー・ユニットの使用可能性を
   感知して前記処理デバイス制御ユニットに対しメモリー
   ・ユニットのアクセス許容信号を発生するようにしたバ
   ス制御装置とを含み、前記処理デバイス及び前記処理装
   置が前記共用バスの一端に近ずくに従つて高位の優先権
   を持つように前記処理デバイス制御ユニットを直列に接
   続し、高位優先権を有する前記制御ユニットから下位優
   先権を有する前記制御ユニットに対して順次バス・アク
   セス・エネーブル信号を通し、前記共用バスにアクセス
   を要求している最高優先権を有する最初の前記処理デバ
   イスにバス・アクセスを許容すると共に前記最高優先権
   を有する最初の処理デバイスより下位の優先権をもつす
   べての処理デバイス制御ユニットに対する前記エネーブ
   ル信号の通過を防止したようにした共用バス・システム
   。