JPS6041892B2 - 可変分周回路 - Google Patents
可変分周回路Info
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- JPS6041892B2 JPS6041892B2 JP53051678A JP5167878A JPS6041892B2 JP S6041892 B2 JPS6041892 B2 JP S6041892B2 JP 53051678 A JP53051678 A JP 53051678A JP 5167878 A JP5167878 A JP 5167878A JP S6041892 B2 JPS6041892 B2 JP S6041892B2
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- frequency divider
- variable frequency
- frequency division
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は高集積化をはかり得る動作速度の高い可変分
周回路に関する。
周回路に関する。
従来より、Ｐ分周とＰ＋に分周の各分周期間を変化さ
せて所定の分周比を得るようにした可変分周回路が提案
されている。
せて所定の分周比を得るようにした可変分周回路が提案
されている。
この種の分周回路は、クロックパルスの周波数をあまり
大きくすることなしに細かいステップで分周比を変更で
きるという利点を有している。 この分周回路は、通常
、制御形プリスケーラ回路と、可変分周器と、補助可変
分周器と、ラッチ回路とで構成される。
大きくすることなしに細かいステップで分周比を変更で
きるという利点を有している。 この分周回路は、通常
、制御形プリスケーラ回路と、可変分周器と、補助可変
分周器と、ラッチ回路とで構成される。
制御形プリスケーラ回路は、外部から与えられる制御信
号によつてその分周数をＰまたはＰｆｒに変更され、そ
の分周出力を可変分周器および補助可変分周器に与える
。可変分周器は上記分周出力を、与えられたデータＭ’
だけ分周する。一方、補助可変分周器は、上記制御形プ
リスケーラ回路からの分周出力を、与えられたデータｑ
だけ分周する。そして、ラッチ回路は、可変分周器の出
力によつてセットされ、補助可変分周器の出力によつて
リセットされる。ラッチ回路は、セットされると制御形
プリスケーラ回路をＰ＋に分周動作させるべく制御信号
を送出するとともに、補助可変分周器をリセットする。
このような、構成であれば、補助可変分周器がｑカウ
ントする期間だけ制御形プリスケーラ回路は入力信号を
Ｐ＋に分周し、可変分周器がＭ′一ｑをカウントする期
間だけ制御形プリスケーラ回路は入力信号をＰ分周する
。
号によつてその分周数をＰまたはＰｆｒに変更され、そ
の分周出力を可変分周器および補助可変分周器に与える
。可変分周器は上記分周出力を、与えられたデータＭ’
だけ分周する。一方、補助可変分周器は、上記制御形プ
リスケーラ回路からの分周出力を、与えられたデータｑ
だけ分周する。そして、ラッチ回路は、可変分周器の出
力によつてセットされ、補助可変分周器の出力によつて
リセットされる。ラッチ回路は、セットされると制御形
プリスケーラ回路をＰ＋に分周動作させるべく制御信号
を送出するとともに、補助可変分周器をリセットする。
このような、構成であれば、補助可変分周器がｑカウ
ントする期間だけ制御形プリスケーラ回路は入力信号を
Ｐ＋に分周し、可変分周器がＭ′一ｑをカウントする期
間だけ制御形プリスケーラ回路は入力信号をＰ分周する
。
したがつて、に＝１とすれば、分周回路の総分周数は、
（Ｐ＋１）ｑｆＰ（Ｍ′−ｑ） 一Ａ ｌ ■ となる。
（Ｐ＋１）ｑｆＰ（Ｍ′−ｑ） 一Ａ ｌ ■ となる。
ここで、データＭ″を１つ増やした時の総分周数は、で
あり、上記の場合とＰだけ異なる。
あり、上記の場合とＰだけ異なる。
したがつて、ｑ＝Ｐに設定すれば、ｑを変化させること
によつて可変分周器のデータＭ″をＭ″＋１との間の全
ての分周数を得ることができる。ところで、このように
構成された分周回路においては、一般に総可変分周数を
大きくとるために、可変分周数Ｍ″を可変分周数ｑより
も大きくとることが多い。
によつて可変分周器のデータＭ″をＭ″＋１との間の全
ての分周数を得ることができる。ところで、このように
構成された分周回路においては、一般に総可変分周数を
大きくとるために、可変分周数Ｍ″を可変分周数ｑより
も大きくとることが多い。
一方、これら可変分周数Ｍ″，ｑに応じてその分周数を
変化させる可変分周器は、単帰還型の２ｎ分周器とは異
なり、多段に接続したフリップ◆フロップ回路のフィー
ドバック・ループを切替えて所定の分周比を得るように
しているので、分周数が大きくなるとフィードバック経
路も長大化し、動作時間が極端に遅くなるといる不具合
がある。そこで、望ましくはＭ″の分周数を決定する可
変分周器の負担を軽くするため、ｑの分周数を決定する
補助可変分周器の分周数を少しでも大きくすることが考
えられるが、この場合には前述した式からも明らかなよ
うに、ｑの範囲は制御形プリスケーラ回路の分周数Ｐに
よつて決定されてしまうので、結局Ｐを大きくせざるを
得ない。
変化させる可変分周器は、単帰還型の２ｎ分周器とは異
なり、多段に接続したフリップ◆フロップ回路のフィー
ドバック・ループを切替えて所定の分周比を得るように
しているので、分周数が大きくなるとフィードバック経
路も長大化し、動作時間が極端に遅くなるといる不具合
がある。そこで、望ましくはＭ″の分周数を決定する可
変分周器の負担を軽くするため、ｑの分周数を決定する
補助可変分周器の分周数を少しでも大きくすることが考
えられるが、この場合には前述した式からも明らかなよ
うに、ｑの範囲は制御形プリスケーラ回路の分周数Ｐに
よつて決定されてしまうので、結局Ｐを大きくせざるを
得ない。
しかしながら、Ｐを大きくするには、次のような問題が
ある。すなわち、Ｐを決定する制御形プリスケーラ回路
は、この分周回路の最も前段に挿入される回路であるた
め、クロックパルスに対応し得る高速の素子、たとえば
ショットキー′ＩＴＬ，ＥＣＬなどて構成することが望
ましい。
ある。すなわち、Ｐを決定する制御形プリスケーラ回路
は、この分周回路の最も前段に挿入される回路であるた
め、クロックパルスに対応し得る高速の素子、たとえば
ショットキー′ＩＴＬ，ＥＣＬなどて構成することが望
ましい。
ところが、これらの高速素子は、その実装面積が大きく
高集積化を図ることが難しい。したがつて、分周回路全
体の高集積化を阻ける要因となる。このように、従来の
この種の可変分周回路にあつては、高速で且つ高集積化
が可能な可変分周回路を得ることが困難であつた。本発
明は、このような事情に基づきなされたもので、高速で
しかも高集積化が可能な可変分周回路を提供することに
ある。
高集積化を図ることが難しい。したがつて、分周回路全
体の高集積化を阻ける要因となる。このように、従来の
この種の可変分周回路にあつては、高速で且つ高集積化
が可能な可変分周回路を得ることが困難であつた。本発
明は、このような事情に基づきなされたもので、高速で
しかも高集積化が可能な可変分周回路を提供することに
ある。
本発明は、前述した可変分周回路にあつて、可変分周器
の前段に補助分周器を挿入したことを特徴としている。
の前段に補助分周器を挿入したことを特徴としている。
すなわち、今、制御形プリスケーラ回路の分周数をＰま
たはＰ＋１分周、補助分周器の分周数をＮ１可変分周器
の分周数をＭ、補助可変分周器の分周数をｑとすると、
本発明に係る可変分周回路の総分周数は、となる。
たはＰ＋１分周、補助分周器の分周数をＮ１可変分周器
の分周数をＭ、補助可変分周器の分周数をｑとすると、
本発明に係る可変分周回路の総分周数は、となる。
この場合、Ｍを１つ増やすと、となり、Ｐを変化させな
くとも、ｑの可変範囲をＰＮまで拡大することが可能に
なる。
くとも、ｑの可変範囲をＰＮまで拡大することが可能に
なる。
このことは、その分だけＭの可変範囲を小さくできるこ
とを意味する。そして、Ｎを決定する分周器は回路の高
速化を何等損ねるものではない。したがつて本発明によ
れば、特に制御形プリスケーラの分周数を増やすことな
しに可変分周器の負担を軽減できるので、高集積化を何
等損うこと“なしに高速動作が可能な可変分周回路を得
ることができる。
とを意味する。そして、Ｎを決定する分周器は回路の高
速化を何等損ねるものではない。したがつて本発明によ
れば、特に制御形プリスケーラの分周数を増やすことな
しに可変分周器の負担を軽減できるので、高集積化を何
等損うこと“なしに高速動作が可能な可変分周回路を得
ることができる。
以下、図面を参照して本発明の一実施例を説明する。
第１図は概略構成図で、１はＥＣＬ等の高速論理ゲート
で構成された制御形プリスケーラ回路である。
で構成された制御形プリスケーラ回路である。
このプリスケーラ回路１は後述する制御信号に基づいて
入力信号ＦｉｎをＰ分周、若しくは（Ｐ±１）分周して
いる。そしてこのプリスケーラ回路１で分周された分周
出力信号は補助分周器・２を介してＮ分周されたのち可
変分周器３に入力されてＭ分周されている。この可変分
周器３による分周数Ｍは外部より例えばプリセット入力
されるものである。また前記プリスケーラ回路１の分周
出力は補助可変分周器４に入力されてｑ分周さ・ている
。この分周数ｑも前記分周数Ｍと同様に外部よりプリセ
ット入力されるものである。そしてこれらの回路、即ち
補助分周器２及び可変分周器３はＩ２Ｌ論理ゲート回路
で構成され、補助可変分周器４はＥＣＬ等の高速論理ゲ
ートで構成されてＬ前記プリスケーラ回路１と同一半導
体基板上に同時集積されて形成されている。また、上記
各回路と同時集積されたＥＣＬ等の高速論理ゲートで構
成されたラッチ回路５は前記可変分周器３の出力信号に
よつてセットされ、且つ補助可変分周器４の出力信号に
よりリセットされている。このラッチ回路５は前記補助
可変分周器４にリセット信号を出力すると共に前記制御
形プリスケーラ回路１に前述した制御信号を発している
。しかしてプリスケーラ回路１は通常は入力信号Ｆｉｎ
をＰ分周しており、ラッチ回路５がセットされてから補
助可変分周器４が計数値ｑを計数して同ラッチ回路５が
リセットされる迄の期間だけ入力信号Ｆｉｎを（Ｐ±１
）分周する。このように構成された回路によれば入力信
号Ｆｉｎは（Ｐ±１）分周動作を補助可変分周器４で定
められるｑ分周期間、つまりｑ回繰り返えして分周され
たのち、Ｐ分周動作を分周器２，３，４で定められる（
ＭＮ−ｑ）回繰り返えして行なわれることになる。
入力信号ＦｉｎをＰ分周、若しくは（Ｐ±１）分周して
いる。そしてこのプリスケーラ回路１で分周された分周
出力信号は補助分周器・２を介してＮ分周されたのち可
変分周器３に入力されてＭ分周されている。この可変分
周器３による分周数Ｍは外部より例えばプリセット入力
されるものである。また前記プリスケーラ回路１の分周
出力は補助可変分周器４に入力されてｑ分周さ・ている
。この分周数ｑも前記分周数Ｍと同様に外部よりプリセ
ット入力されるものである。そしてこれらの回路、即ち
補助分周器２及び可変分周器３はＩ２Ｌ論理ゲート回路
で構成され、補助可変分周器４はＥＣＬ等の高速論理ゲ
ートで構成されてＬ前記プリスケーラ回路１と同一半導
体基板上に同時集積されて形成されている。また、上記
各回路と同時集積されたＥＣＬ等の高速論理ゲートで構
成されたラッチ回路５は前記可変分周器３の出力信号に
よつてセットされ、且つ補助可変分周器４の出力信号に
よりリセットされている。このラッチ回路５は前記補助
可変分周器４にリセット信号を出力すると共に前記制御
形プリスケーラ回路１に前述した制御信号を発している
。しかしてプリスケーラ回路１は通常は入力信号Ｆｉｎ
をＰ分周しており、ラッチ回路５がセットされてから補
助可変分周器４が計数値ｑを計数して同ラッチ回路５が
リセットされる迄の期間だけ入力信号Ｆｉｎを（Ｐ±１
）分周する。このように構成された回路によれば入力信
号Ｆｉｎは（Ｐ±１）分周動作を補助可変分周器４で定
められるｑ分周期間、つまりｑ回繰り返えして分周され
たのち、Ｐ分周動作を分周器２，３，４で定められる（
ＭＮ−ｑ）回繰り返えして行なわれることになる。
従つて入力信号Ｆｉｎの総分周数はとなる。
そしてこの総分周数はデータ入力値Ｍ，ｑにより可変設
定が可能となる。さて、ここで本計数回路の主分周値Ｐ
Ｎ−ＭをデータＭ（７）ＰＮ倍によつて定め、且つ偏移
分周数をｑ（ｑ＜ＮＰ）によつて与えるものとする。
定が可能となる。さて、ここで本計数回路の主分周値Ｐ
Ｎ−ＭをデータＭ（７）ＰＮ倍によつて定め、且つ偏移
分周数をｑ（ｑ＜ＮＰ）によつて与えるものとする。
このような分周数は、例えば従来のスワロカウンタ型式
の分周回路においても与えることができる。例えば１〜
１Ｃｆ′の分周値を可変設定する場合、１０１，１０３
桁位を分周データＭで与え、１σ，１０１，１Ｃｆ′桁
位をデータｑで与えるようにすると、実質的にＮＰを１
０３に設定し、１０３・Ｍ＋Ｑ，但しＭ＝０〜９９，ｑ
＝０〜９９９に定めればよい。ところが、このようにす
れば回路全体に亘る動作速度が制限される上、ＮＰの値
を１０の倍数以外に設定した場合等、データＭの指定等
が非常に複雑化する。そこで、本発明回路にあつては、
ｑにあたる数値の分周動作を高速動作の論理ゲートで構
成することによつて、Ｍにあたる数値の分周動作を実質
的に入力信号Ｆｉｎの周波数に対して１／ＮＰの動作速
度で動作できるようにしている。しかして低速動作部を
Ｉ２Ｌ等の回路を用いて高集積化すると共に、ＮＰの値
が１０の倍数以外の場合であつても外部データＭを簡易
に指定することができる。即ち、第１図に示す如き回路
構成によれば、入力信号Ｆｉｎに対する動作速度の制限
は、プリスケーラ回路１の動作速度にのみ依存し、補助
分周器２及び可変分周器３は入力信号の周波数の１／Ｐ
±１程度の動作速度を有すればよい。また、実質的に可
変分周値を指定するのは補助分周器２を介して更に分周
された信号に対して行うので、偏移分周値ｑを大きくと
る場合、プリスケーラ回路１に与える負担を軽減するこ
とができる。従つて、分周数はプリスケーラ回路１がＰ
分周と（Ｐ一１）分周とを切替えて行う場合には、Ｐと
Ｎとによつて定められた値に対して（ＮＰｘＭ−ｑ）と
定められる。またプリスケーラ回路１がＰ分周と（Ｐ＋
１）分周動作とを行う場合には回路の分周数は（ＮＰＸ
Ｍ＋ｑ）と定められる。したがつて、ｑをＮＰの範囲で
可変することができるので、必要に応じてＮの値を適切
に設定すれば、Ｐを増やすことなしに、ｑの可変範囲を
大きくすることができ、その分だけＭを小さくすること
ができ、この結果、可変分周器３の動作速度を増すこと
ができ、結局、回路全体を高速に動作させることができ
る。また逆に、このような回路構成を採用することによ
つて、可変分周器３や補助可変分周器４などを低速動作
素子、例えばＩ２Ｌ論理ゲートを用いて構成することが
でき、全体としての動作速度の低下を招くことなく実装
密度を高めることができる。
の分周回路においても与えることができる。例えば１〜
１Ｃｆ′の分周値を可変設定する場合、１０１，１０３
桁位を分周データＭで与え、１σ，１０１，１Ｃｆ′桁
位をデータｑで与えるようにすると、実質的にＮＰを１
０３に設定し、１０３・Ｍ＋Ｑ，但しＭ＝０〜９９，ｑ
＝０〜９９９に定めればよい。ところが、このようにす
れば回路全体に亘る動作速度が制限される上、ＮＰの値
を１０の倍数以外に設定した場合等、データＭの指定等
が非常に複雑化する。そこで、本発明回路にあつては、
ｑにあたる数値の分周動作を高速動作の論理ゲートで構
成することによつて、Ｍにあたる数値の分周動作を実質
的に入力信号Ｆｉｎの周波数に対して１／ＮＰの動作速
度で動作できるようにしている。しかして低速動作部を
Ｉ２Ｌ等の回路を用いて高集積化すると共に、ＮＰの値
が１０の倍数以外の場合であつても外部データＭを簡易
に指定することができる。即ち、第１図に示す如き回路
構成によれば、入力信号Ｆｉｎに対する動作速度の制限
は、プリスケーラ回路１の動作速度にのみ依存し、補助
分周器２及び可変分周器３は入力信号の周波数の１／Ｐ
±１程度の動作速度を有すればよい。また、実質的に可
変分周値を指定するのは補助分周器２を介して更に分周
された信号に対して行うので、偏移分周値ｑを大きくと
る場合、プリスケーラ回路１に与える負担を軽減するこ
とができる。従つて、分周数はプリスケーラ回路１がＰ
分周と（Ｐ一１）分周とを切替えて行う場合には、Ｐと
Ｎとによつて定められた値に対して（ＮＰｘＭ−ｑ）と
定められる。またプリスケーラ回路１がＰ分周と（Ｐ＋
１）分周動作とを行う場合には回路の分周数は（ＮＰＸ
Ｍ＋ｑ）と定められる。したがつて、ｑをＮＰの範囲で
可変することができるので、必要に応じてＮの値を適切
に設定すれば、Ｐを増やすことなしに、ｑの可変範囲を
大きくすることができ、その分だけＭを小さくすること
ができ、この結果、可変分周器３の動作速度を増すこと
ができ、結局、回路全体を高速に動作させることができ
る。また逆に、このような回路構成を採用することによ
つて、可変分周器３や補助可変分周器４などを低速動作
素子、例えばＩ２Ｌ論理ゲートを用いて構成することが
でき、全体としての動作速度の低下を招くことなく実装
密度を高めることができる。
第２図は本発明回路を用いて構成したテレビジョンチュ
ーナにおける局部発振周波数を制御するＰＰＬ（フェー
ズ・ロツクド●ループ）回路の概略図である。
ーナにおける局部発振周波数を制御するＰＰＬ（フェー
ズ・ロツクド●ループ）回路の概略図である。
このＰＰＬ回路は電圧制御発振器（ＶＣＯ）１１の発振
出力信号（周波数：Ｆ．．ｘ，）を制御するものである
。この制御は本回路における分周数を（ＮＰｘＭ−ｑ）
とし、基準周波数をＦｒとするときを満足するように動
作して行われる。
出力信号（周波数：Ｆ．．ｘ，）を制御するものである
。この制御は本回路における分周数を（ＮＰｘＭ−ｑ）
とし、基準周波数をＦｒとするときを満足するように動
作して行われる。
テレビジョン信号の周波数帯は約１５０ＭＨＺから８５
０ＭＩ（ｚ程度であり、各チャンネルを弁別性良く受信
するには約１ＭＨｚ間隔のチャンネルステップを必要と
する。また選局された周波数に為してチューニング・精
度を高める為には、周波数Ｆ．ｃＯを更に微調、つまり
ファインチューニング（ＦａｉｎＴｕｎｎｉｎｇ）する
必要がある。このファインチューニングを行う為には、
略数１０Ｋ圧単位の周波数偏移を行わせる必要がある。
第２図に示す回路を説明すると、ＶＣＯｌｌから出力さ
れた信号は局部発振出力信号として図示しないテレビジ
ョンチューナに供給されると共にプリスケーラ回路１２
に入力されて例えば１紛周されている。
０ＭＩ（ｚ程度であり、各チャンネルを弁別性良く受信
するには約１ＭＨｚ間隔のチャンネルステップを必要と
する。また選局された周波数に為してチューニング・精
度を高める為には、周波数Ｆ．ｃＯを更に微調、つまり
ファインチューニング（ＦａｉｎＴｕｎｎｉｎｇ）する
必要がある。このファインチューニングを行う為には、
略数１０Ｋ圧単位の周波数偏移を行わせる必要がある。
第２図に示す回路を説明すると、ＶＣＯｌｌから出力さ
れた信号は局部発振出力信号として図示しないテレビジ
ョンチューナに供給されると共にプリスケーラ回路１２
に入力されて例えば１紛周されている。
この１紛周された信号は本発明回路に係る制御形プリス
ケーラ回路１３に入力されて１紛周、若しくは１紛周さ
れている。この１紛周とｌ紛周の切替は前述した制御信
号に基づいて行われている。そしてプリスケーラ回路１
３の分周出力信号は、一方において補助分周器１４を介
して２分周されたのち可変分周器１５に入力されてＭ分
周されている。また他方においては補助可変分周器１６
に入力されてｑ分周されている。これらの可変分周器１
５，１６の各分周値Ｍ，ｑは外部データＭ，ｑをそれぞ
れ入力するラッチ回路１７，１８を介して与えられるも
のである。そして、ここでは分周値ｑは例えば０〜３２
、また分周値Ｍは例えば１５０〜１８０が与えられるよ
うになつている。またラッチ回路１９は可変分周器１５
の出力信号でセットされ、補助可変分周器１６の出力信
号でリセットされて前記制御形プリスケーラ回路１３に
制御信号を出力すると共に補助可変分周器１６にリセッ
ト信号を出力している。かくしてこれらの分周器により
ＶＣＯｌｌの発振出力信号は分周されている。
ケーラ回路１３に入力されて１紛周、若しくは１紛周さ
れている。この１紛周とｌ紛周の切替は前述した制御信
号に基づいて行われている。そしてプリスケーラ回路１
３の分周出力信号は、一方において補助分周器１４を介
して２分周されたのち可変分周器１５に入力されてＭ分
周されている。また他方においては補助可変分周器１６
に入力されてｑ分周されている。これらの可変分周器１
５，１６の各分周値Ｍ，ｑは外部データＭ，ｑをそれぞ
れ入力するラッチ回路１７，１８を介して与えられるも
のである。そして、ここでは分周値ｑは例えば０〜３２
、また分周値Ｍは例えば１５０〜１８０が与えられるよ
うになつている。またラッチ回路１９は可変分周器１５
の出力信号でセットされ、補助可変分周器１６の出力信
号でリセットされて前記制御形プリスケーラ回路１３に
制御信号を出力すると共に補助可変分周器１６にリセッ
ト信号を出力している。かくしてこれらの分周器により
ＶＣＯｌｌの発振出力信号は分周されている。
この分周出力信号は位相比較器２０に供給されて基準周
波数信号Ｆ，と位相比較され、その比較検出信号はロー
パスフィルタ２１を介してＶＣＯｌｌの制御信号として
供給されて．いる。しかして、このように構成されたＰ
ＬＬ回路によれば、Ｆｒの周波数を１．９５３１２５Ｋ
田に設定すると υ◆υυ五Ωυ′）■ ＼Ａ▼
ＡＡＬＵノとして発振周波数ＦｖｃＯを制御することが
できる。
波数信号Ｆ，と位相比較され、その比較検出信号はロー
パスフィルタ２１を介してＶＣＯｌｌの制御信号として
供給されて．いる。しかして、このように構成されたＰ
ＬＬ回路によれば、Ｆｒの周波数を１．９５３１２５Ｋ
田に設定すると υ◆υυ五Ωυ′）■ ＼Ａ▼
ＡＡＬＵノとして発振周波数ＦｖｃＯを制御することが
できる。
即ち、分周値Ｍによつて受信周波数Ｍを指定したのち分
周値ｑにより３１．２５ＫＨＺステップの微調つまりフ
ァインチューニングが可能となる。さて、このようなＰ
ＬＬ回路においてプリスケーラ回路１２，１３をＥＣＬ
高速論理ゲートで構成し、他の回路部分をＩ２Ｌ論理ゲ
ートで構成して同時集積すると、ＥＣＬ部は動作速度が
約８５０ＭＨｚ以上のフリップフロップ回路を約９個で
構成できる。またＩ２Ｌは動作速度が４Ｍセ以上のフリ
ップフロップ回路を約４Ｃ＠で構成することができる。
これらのフリップフロップ回路の数から明らかなように
本ＰＰＬ回路は１チップの半導体基板上に充分余裕を以
つて集積化することができる。尚、本発明は上記実施例
に限定されるものではない。
周値ｑにより３１．２５ＫＨＺステップの微調つまりフ
ァインチューニングが可能となる。さて、このようなＰ
ＬＬ回路においてプリスケーラ回路１２，１３をＥＣＬ
高速論理ゲートで構成し、他の回路部分をＩ２Ｌ論理ゲ
ートで構成して同時集積すると、ＥＣＬ部は動作速度が
約８５０ＭＨｚ以上のフリップフロップ回路を約９個で
構成できる。またＩ２Ｌは動作速度が４Ｍセ以上のフリ
ップフロップ回路を約４Ｃ＠で構成することができる。
これらのフリップフロップ回路の数から明らかなように
本ＰＰＬ回路は１チップの半導体基板上に充分余裕を以
つて集積化することができる。尚、本発明は上記実施例
に限定されるものではない。
例えば高速論理ゲートとしてはショットキーＴＴＬがＦ
ＥＬで構成することも可能であり、またこれらを組み合
せて構成してもよい。またプリスケーラ回路の分周数の
設定や可変分周器に与える分周値も仕様に基づいて適宜
定めればよいものである。要するに本発明はその要旨を
逸脱しない範囲で種々変形して実施することができる。
ＥＬで構成することも可能であり、またこれらを組み合
せて構成してもよい。またプリスケーラ回路の分周数の
設定や可変分周器に与える分周値も仕様に基づいて適宜
定めればよいものである。要するに本発明はその要旨を
逸脱しない範囲で種々変形して実施することができる。
第１図は本発明回路の一実施例を示す概略構成図、第２
図は同実施例回路を適用したテレビジョンの局部発振制
御用のＰＬＬ回路の構成図である。 １，１３・・・・・制御形プリスケーラ回路、２，１４
・・・・・・補助分周器、３，１５・・・・・可変分周
器、４，１６・・・・・・補助可変分周器、５，１９・
・・・ラッチ回路、１１・・・・・・電圧制御形発振器
（ＶＣＯ）、１２・・・・・プリスケーラ回路、１７，
１８・・・・・・ラッチ回路、２０・・・・・・位相比
較器、２１・・・・・ローパスフィルタ。
図は同実施例回路を適用したテレビジョンの局部発振制
御用のＰＬＬ回路の構成図である。 １，１３・・・・・制御形プリスケーラ回路、２，１４
・・・・・・補助分周器、３，１５・・・・・可変分周
器、４，１６・・・・・・補助可変分周器、５，１９・
・・・ラッチ回路、１１・・・・・・電圧制御形発振器
（ＶＣＯ）、１２・・・・・プリスケーラ回路、１７，
１８・・・・・・ラッチ回路、２０・・・・・・位相比
較器、２１・・・・・ローパスフィルタ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号をＰ若しくは（Ｐ±１）分周する制御形プ
リスケーラ回路と、このプリスケーラ回路の分周出力信
号をＮ分周する補助分周器と、この補助分周器の分周出
力信号を外部データＭに基づいてＭ分周する可変分周器
と、この可変分周器の分周出力信号によつて作動して前
記プリスケーラ回路に制御信号を与えて（Ｐ±１）分周
動作させると共に、この（Ｐ±１）分周出力信号を外部
データｑに基づいてｑ分周したのち前記プリスケーラ回
路をＰ分周動作に復帰させる補助分周器とを具備したこ
とを特徴とする可変分周回路。 ２ 前記制御形プリスケーラ回路を含む高速動作部はバ
イボーラ形高速論理ゲートで構成され、残る低速動作部
はＩ＾２Ｌ論理ゲートで構成して、これらの各論理ゲー
トを同一基板上に同時集積したものである特許請求の範
囲第１項記載の可変分周回路。 ３ 前記バイボーラ形高速論理ゲートは、ショットキー
ＴＴＬ、若しくはＥＣＬ論理回路からなるものである特
許請求の範囲第２項記載の可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53051678A JPS6041892B2 (ja) | 1978-04-28 | 1978-04-28 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53051678A JPS6041892B2 (ja) | 1978-04-28 | 1978-04-28 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54143056A JPS54143056A (en) | 1979-11-07 |
| JPS6041892B2 true JPS6041892B2 (ja) | 1985-09-19 |
Family
ID=12893531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53051678A Expired JPS6041892B2 (ja) | 1978-04-28 | 1978-04-28 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041892B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409564A (en) * | 1981-03-20 | 1983-10-11 | Wavetek | Pulse delay compensation for frequency synthesizer |
| JPS58209230A (ja) * | 1982-05-31 | 1983-12-06 | Toshiba Corp | プログラマブルカウンタ |
| JPS62206925A (ja) * | 1986-03-05 | 1987-09-11 | Mitsubishi Electric Corp | 周波数シンセサイザ |
| JP7324013B2 (ja) * | 2019-02-15 | 2023-08-09 | キヤノン株式会社 | 分数分周器および周波数シンセサイザ |
-
1978
- 1978-04-28 JP JP53051678A patent/JPS6041892B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54143056A (en) | 1979-11-07 |
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