JPS604326A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JPS604326A JPS604326A JP58113132A JP11313283A JPS604326A JP S604326 A JPS604326 A JP S604326A JP 58113132 A JP58113132 A JP 58113132A JP 11313283 A JP11313283 A JP 11313283A JP S604326 A JPS604326 A JP S604326A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はヒステリシス回路に関する。
電子回路、とりわけ集積回路装置では、構成素子の微小
化・低電圧化に伴い、耐雑音性が弱くなシ雑音による誤
動作の危険性が高まっている。このため、稙々のヒステ
リシス回路を用いて誤動作を防止している。
化・低電圧化に伴い、耐雑音性が弱くなシ雑音による誤
動作の危険性が高まっている。このため、稙々のヒステ
リシス回路を用いて誤動作を防止している。
第１図はＮチャネルシリコンゲー）ＭＯＳ型の電界効果
トランジスタ（以下、ＦＥＴというＱｔｌ−用いた従来
のヒステリシス回路の一例を示す回路図である。
トランジスタ（以下、ＦＥＴというＱｔｌ−用いた従来
のヒステリシス回路の一例を示す回路図である。
第１図において、１；’ＥＴＩＩはゲートとソースが接
続されたディブレジョン型で、ドレインが電源（電圧Ｖ
Ｄ） １ Ｂに接続され、ＦＥＴ １２ 、１３はゲー
トが共通接続されて入力端１９を形成し、 ＦＥＴ１１
のソースとＦＥＴ１２のドレインが接続されて節点１５
を形成し、ＦＥＴ １２のソースはＦＥＴ １３のドレ
インと接続されて節点１６を形成し、 ＦＥＴ１３のソ
ースは基準電位である接地点１７に接続され、ＦＥＴ１
４はゲートが節点１５に、ソースは節点１６に、ドレイ
ンは電源１８にそれぞれ接続され、さらに節点１５から
出力端２０が取出されている。なおＰＬ；Ｔ１２，１３
．１４はエンハンスメント型でるる。
続されたディブレジョン型で、ドレインが電源（電圧Ｖ
Ｄ） １ Ｂに接続され、ＦＥＴ １２ 、１３はゲー
トが共通接続されて入力端１９を形成し、 ＦＥＴ１１
のソースとＦＥＴ１２のドレインが接続されて節点１５
を形成し、ＦＥＴ １２のソースはＦＥＴ １３のドレ
インと接続されて節点１６を形成し、 ＦＥＴ１３のソ
ースは基準電位である接地点１７に接続され、ＦＥＴ１
４はゲートが節点１５に、ソースは節点１６に、ドレイ
ンは電源１８にそれぞれ接続され、さらに節点１５から
出力端２０が取出されている。なおＰＬ；Ｔ１２，１３
．１４はエンハンスメント型でるる。
以下にこの回路の動作をＭ２図に示す大川力特性図を参
照して説明する。
照して説明する。
初めに、ＦＥＴ１２．１３の入力電圧ＶＩＮが低レベル
からＭレベルに遷移する場合について説明する。
からＭレベルに遷移する場合について説明する。
ＶＩＮがＦＥＴ１３のしきい値電圧ｖＴ以下である場合
、節点１５の電位Ｖ□、は凝レベルである電源電圧ＶＤ
である。又、節点１６の電位Ｖ□６はＶＤ−Ｖ丁となる
。このとき、ＦＥＴ１２，１３は非導通、ＦＥＴ １４
は導通（但し、ピンチオフ状態）状態にある。入力電圧
Ｖ’ ＩＮがしきい値電圧ＶＴに達するとＦＥＴ１３は
導通を開始し、電位ｖｉｓはＦＥＴ１３，１４のオン抵
抗比に従９て下降する。しかし、入力電圧ＶＩＮがＶｓ
ｓ＋Ｖアに達する′まではＦＥＴ１２は非導通であるた
め、電位Ｖ□、はｖＤに保たれる。入力電圧Ｖ ＩＮが
」二昇し、ｖｌＮ ＝ Ｖ、、 ＋ ｙＴに達するとＦ
ＥＴ１２は導通を開始し％電位Ｖ工、は低下を開始する
。
、節点１５の電位Ｖ□、は凝レベルである電源電圧ＶＤ
である。又、節点１６の電位Ｖ□６はＶＤ−Ｖ丁となる
。このとき、ＦＥＴ１２，１３は非導通、ＦＥＴ １４
は導通（但し、ピンチオフ状態）状態にある。入力電圧
Ｖ’ ＩＮがしきい値電圧ＶＴに達するとＦＥＴ１３は
導通を開始し、電位ｖｉｓはＦＥＴ１３，１４のオン抵
抗比に従９て下降する。しかし、入力電圧ＶＩＮがＶｓ
ｓ＋Ｖアに達する′まではＦＥＴ１２は非導通であるた
め、電位Ｖ□、はｖＤに保たれる。入力電圧Ｖ ＩＮが
」二昇し、ｖｌＮ ＝ Ｖ、、 ＋ ｙＴに達するとＦ
ＥＴ１２は導通を開始し％電位Ｖ工、は低下を開始する
。
この段階ではｔｉ’ｒｉｔ４のオン抵抗は増加する一方
でＦＥＴ１２，１３のオン抵抗は減小するため、電位Ｖ
０．．Ｖ１．は更に低下し、この結果ＦＥＴ１４のオン
抵抗は更に大きくなる。以上の如＜、ＦＥＴ１４による
正帰還作用により電位Ｖ０．．ｙ□６は低下を続ける。
でＦＥＴ１２，１３のオン抵抗は減小するため、電位Ｖ
０．．Ｖ１．は更に低下し、この結果ＦＥＴ１４のオン
抵抗は更に大きくなる。以上の如＜、ＦＥＴ１４による
正帰還作用により電位Ｖ０．．ｙ□６は低下を続ける。
そして電位ｖ１．が、Ｖ１１＋≦Ｖ□、十Ｖ、、ではＦ
ＥＴ１４は非導通になるため、電位■１５１Ｖ□、は更
に低下し、結局ＦＥＴＩＩ、１２．１３のオン抵抗比で
定まる低レベルとなる。電位ｖ１．が、Ｖ、、＝Ｖ、、
＋ｖＴとなる場合の入力端子ＶＩＮがこのヒステリシス
回路の入力高レベル電圧Ｖ！■である。
ＥＴ１４は非導通になるため、電位■１５１Ｖ□、は更
に低下し、結局ＦＥＴＩＩ、１２．１３のオン抵抗比で
定まる低レベルとなる。電位ｖ１．が、Ｖ、、＝Ｖ、、
＋ｖＴとなる場合の入力端子ＶＩＮがこのヒステリシス
回路の入力高レベル電圧Ｖ！■である。
次に、入力電圧ＶＩＮが高レベルから低レベルへ遷移す
る場合について説明する。電位Ｖ１．．Ｖ０．はＦＥＴ
ＩＩ、１２．１３のオン抵抗に従って上昇する。
る場合について説明する。電位Ｖ１．．Ｖ０．はＦＥＴ
ＩＩ、１２．１３のオン抵抗に従って上昇する。
電位Ｖｌ＆が、 ｙ、、 ＝ ｖ□６＋ｖＴあるーは、
入力［圧ＶｘＮが、Ｖ ＩＮ ＝ Ｖ １６ ＋ＶＴと
なる条件のうち、高い方まで入力電圧ＶＩＮが低下する
と、ＦＥ’ｉ”１４が導通（前者の条件）、あるいは１
”ＥＴ１２が非導通となシ更に電位Ｖｔｓが上昇し、結
局ＦＥＴ１４を導通させ（後者の条件）、その結果電位
Ｖｘａｔ上昇させる。一度ＦＥＴ１４が導通すると、正
＃遠作用によシ、電位ｖ１ｓを電源電圧ＶＤまで上昇さ
せ電位Ｖｚａｔｂ”ＥＴ１３．１４のオン抵抗で定ま、
る値に上昇さぜる。この時点の入力電圧が、このヒステ
リシス回路の入力低レベル電圧ＶＩＬである。
入力［圧ＶｘＮが、Ｖ ＩＮ ＝ Ｖ １６ ＋ＶＴと
なる条件のうち、高い方まで入力電圧ＶＩＮが低下する
と、ＦＥ’ｉ”１４が導通（前者の条件）、あるいは１
”ＥＴ１２が非導通となシ更に電位Ｖｔｓが上昇し、結
局ＦＥＴ１４を導通させ（後者の条件）、その結果電位
Ｖｘａｔ上昇させる。一度ＦＥＴ１４が導通すると、正
＃遠作用によシ、電位ｖ１ｓを電源電圧ＶＤまで上昇さ
せ電位Ｖｚａｔｂ”ＥＴ１３．１４のオン抵抗で定ま、
る値に上昇さぜる。この時点の入力電圧が、このヒステ
リシス回路の入力低レベル電圧ＶＩＬである。
でて、上記人力高レベル電圧Ｖｌｌｌの値を決定するの
は主としてＦＥＴｔａ、１４０オン抵抗比であり、入力
高レベル電圧ｖ１ｋＩを昼く設定するにはＦＥ’ｌ’１
４のチャネル幅を太きくしなけれＶよならない。
は主としてＦＥＴｔａ、１４０オン抵抗比であり、入力
高レベル電圧ｖ１ｋＩを昼く設定するにはＦＥ’ｌ’１
４のチャネル幅を太きくしなけれＶよならない。
又、上記入力低レベル電圧ＶＩＬＯ値を決定するのはＦ
ＥＴ １１ 、１２ 、１３のオン抵抗比である。入力
高レベル電圧ＶＩｔ、を低く設定するためには、トラン
ジスタ１２，１３のチャネル幅（チャネル長さを一定と
した場合、より一般的には相互コンダクタンスｇｌｕυ
全大きくしなければならない、、従って、過当なヒステ
リシス幅（ＩＶＩＮ ＶＩＬ ｌ ）を持たせるために
は、ＦＥＴ１４のチャネル幅を著しく大きく設定［７な
ければならない。かくして、節点１５の負荷容量はＦＥ
Ｔ１４の他に、他のゲートも加わるが、このヒステリシ
ス回路の負荷社Ｆ’ＥＴ１４が支配的になり、非常に低
速の動作しか期待できない事になる。
ＥＴ １１ 、１２ 、１３のオン抵抗比である。入力
高レベル電圧ＶＩｔ、を低く設定するためには、トラン
ジスタ１２，１３のチャネル幅（チャネル長さを一定と
した場合、より一般的には相互コンダクタンスｇｌｕυ
全大きくしなければならない、、従って、過当なヒステ
リシス幅（ＩＶＩＮ ＶＩＬ ｌ ）を持たせるために
は、ＦＥＴ１４のチャネル幅を著しく大きく設定［７な
ければならない。かくして、節点１５の負荷容量はＦＥ
Ｔ１４の他に、他のゲートも加わるが、このヒステリシ
ス回路の負荷社Ｆ’ＥＴ１４が支配的になり、非常に低
速の動作しか期待できない事になる。
又、第３図に入力低レベル電圧ＶＩＬと入力筒レベル電
圧Ｖ Ｉｌｌの電椋電圧特性を示すが、入力高レベル電
圧ｖｒｎは前述のようにＦＥＴ１３とＦＥＴ１４のオン
抵抗の比で決まるため電源の電圧依存性が大きく、安定
動作に欠けるため電源電圧の狭い範囲でしか有効ではな
い。
圧Ｖ Ｉｌｌの電椋電圧特性を示すが、入力高レベル電
圧ｖｒｎは前述のようにＦＥＴ１３とＦＥＴ１４のオン
抵抗の比で決まるため電源の電圧依存性が大きく、安定
動作に欠けるため電源電圧の狭い範囲でしか有効ではな
い。
以上説明したように、従来のヒスプリシス回路には、低
速動作しかできないこと、及び特性の電源電圧依存性が
犬きく安定動作に欠けるという欠点がある。
速動作しかできないこと、及び特性の電源電圧依存性が
犬きく安定動作に欠けるという欠点がある。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、高速で且つ特性の
電源電圧依存性が小さく安定な動作をするヒスプリシス
回路を提供することにある。
電源電圧依存性が小さく安定な動作をするヒスプリシス
回路を提供することにある。
本発明のヒスプリシス回路は、負荷素子として動作する
第１０ＦＥＴとゲートを入力端として増幅動作を行う第
２のｈ’ｗ’ｒ骨とを含む第１の増幅回路と、該第１の
増幅回路の出力を反転増幅してその出力を出力端とする
第２の増幅回路と、該第２とから構成される。
第１０ＦＥＴとゲートを入力端として増幅動作を行う第
２のｈ’ｗ’ｒ骨とを含む第１の増幅回路と、該第１の
増幅回路の出力を反転増幅してその出力を出力端とする
第２の増幅回路と、該第２とから構成される。
以下本発明の実施例について図面を参照して説明する、
。
。
第４図は本発明の一実施例の回路図、第５図及び第６図
は本実施例の特性図である。
は本実施例の特性図である。
第４図によると１本実施例は、負荷素子として動作する
ディブレジョン型の第１の１；ＥＴ２１とゲートヲ入力
端３０として増幅動作を行う第２０ＦＥＴ２２とを含む
第１の増幅回路３２と、この第１の増幅回路３２の出力
を反転増幅してその出力を出力端３１とする第２の増幅
回路としてのインバータ２７と、このインバータ２７の
出力にゲートが接続され第２のＦＥＴ２２と並列に接続
され帰還素子として動作する第３のＩｉ’ＥＴ２４とか
ら構成される。
ディブレジョン型の第１の１；ＥＴ２１とゲートヲ入力
端３０として増幅動作を行う第２０ＦＥＴ２２とを含む
第１の増幅回路３２と、この第１の増幅回路３２の出力
を反転増幅してその出力を出力端３１とする第２の増幅
回路としてのインバータ２７と、このインバータ２７の
出力にゲートが接続され第２のＦＥＴ２２と並列に接続
され帰還素子として動作する第３のＩｉ’ＥＴ２４とか
ら構成される。
なお、１Ｔ２２，２３．２４はエタノ１ンスメント型で
めり、又、第１の増幅回路３２はインバータとして動作
し、 ｔｒ”ｉｉ’ｒ２２のソースと基準電位としての
接地点２８の間にゲートが入力端３０に接続されたＦＥ
’ｌ’ ２３が挿入されている。また、ＦＥＴ２１のソ
ースとＦＥＴ２２のドレインの接α点は節点２５を形成
し、ＦＥＴ２２のソースとＦＥＴ２３のドレインの接続
点は節点２６を形成している。寺与械テ平脇拐弓片（２
）鈷４ヰ甘−−１１妾４〒次に第５図に示す節点電位Ｖ
２５とインバータ２７０入出力特性（出力電圧Ｖ。ＵＴ
は節点電位Ｖ２５ の反転したものとなる。１）参照し
て、本実施例の動作について説明する。
めり、又、第１の増幅回路３２はインバータとして動作
し、 ｔｒ”ｉｉ’ｒ２２のソースと基準電位としての
接地点２８の間にゲートが入力端３０に接続されたＦＥ
’ｌ’ ２３が挿入されている。また、ＦＥＴ２１のソ
ースとＦＥＴ２２のドレインの接α点は節点２５を形成
し、ＦＥＴ２２のソースとＦＥＴ２３のドレインの接続
点は節点２６を形成している。寺与械テ平脇拐弓片（２
）鈷４ヰ甘−−１１妾４〒次に第５図に示す節点電位Ｖ
２５とインバータ２７０入出力特性（出力電圧Ｖ。ＵＴ
は節点電位Ｖ２５ の反転したものとなる。１）参照し
て、本実施例の動作について説明する。
初めに、入力端子ＶＩＮが低レベルから高レベルに遷移
する場合は以下のようになる。入力電圧ＶＩＮ ＜ Ｌ
きい値電圧ｖＴの場合、ＦＥＴ ２２ 、２３は非導通
であるため、節点２５の電位ｖ２５は高レベル（電源電
圧ＶＤ）に保たれる。又、出力電圧Ｖ。ｏｌは低レベル
となる。従ってＦＥＴ２４も非導通である。入力電圧Ｖ
ＩＮ≧しきい値電圧ｖＴの場合、 ＦＥ。
する場合は以下のようになる。入力電圧ＶＩＮ ＜ Ｌ
きい値電圧ｖＴの場合、ＦＥＴ ２２ 、２３は非導通
であるため、節点２５の電位ｖ２５は高レベル（電源電
圧ＶＤ）に保たれる。又、出力電圧Ｖ。ｏｌは低レベル
となる。従ってＦＥＴ２４も非導通である。入力電圧Ｖ
ＩＮ≧しきい値電圧ｖＴの場合、 ＦＥ。
Ｔ２３は導通する。節点２６の電位ｖ２６が初期状態に
どの様な値（θ〜ＶＤ−ＶＴ）でｈっても、ＦＥ’ｌ”
２４の導通開始と共に電位Ｖ２６は低いレベルになる。
どの様な値（θ〜ＶＤ−ＶＴ）でｈっても、ＦＥ’ｌ”
２４の導通開始と共に電位Ｖ２６は低いレベルになる。
入力端子ＶＩＮの上昇と共に、 ＋−＋９−Ｆ Ｅ Ｔ
２１．２２．２３のオン抵抗に従って電位Ｖ２５は下降
する。電位ｖ２５がインバータ２７０入力低レベル電圧
ｖ１ＬＡ以下になると（このときＶＩＮ＝Ｖ１１（とす
る）出力電圧Ｖ ０ＬＩＴは藁レベルとなり、ＦＥＴ２
４は導通する。ＦＭ’ｉ’２’４の導通により、電位Ｖ
２５は更に低下し、Ｉｉ’Ｅ’ｉ’ ２１ 、２２ 、
２３ 、２４ ノオ７抵ＩＡ［より定まる低レベルを出
力する。
２１．２２．２３のオン抵抗に従って電位Ｖ２５は下降
する。電位ｖ２５がインバータ２７０入力低レベル電圧
ｖ１ＬＡ以下になると（このときＶＩＮ＝Ｖ１１（とす
る）出力電圧Ｖ ０ＬＩＴは藁レベルとなり、ＦＥＴ２
４は導通する。ＦＭ’ｉ’２’４の導通により、電位Ｖ
２５は更に低下し、Ｉｉ’Ｅ’ｉ’ ２１ 、２２ 、
２３ 、２４ ノオ７抵ＩＡ［より定まる低レベルを出
力する。
次に、入力電圧ＶＩＮが扁レベルから低レベルに遷移す
る場合について説明する。ｐｇ’ｒｚｉのオン抵抗と、
ＦＥＴ２２，２３．２４から成る部分のオン抵抗との比
は極めて大きいためｂＶＩＨｔ十分低いレベルＶＩＬま
で下げると、電位ｖ２．は上昇し、インバータ２７の人
力高レベル電圧（Ｙｏｕ）に達すると、出力電圧Ｖ Ｏ
ＵＴは低レベルとなる。するとＦＥＴ２４は非導通とな
るが、ＦＥＴ２１と他ｏＦＥＴ２ａ２３とのオン抵抗比
は小さくなるので電位■２．は更に上昇する。
る場合について説明する。ｐｇ’ｒｚｉのオン抵抗と、
ＦＥＴ２２，２３．２４から成る部分のオン抵抗との比
は極めて大きいためｂＶＩＨｔ十分低いレベルＶＩＬま
で下げると、電位ｖ２．は上昇し、インバータ２７の人
力高レベル電圧（Ｙｏｕ）に達すると、出力電圧Ｖ Ｏ
ＵＴは低レベルとなる。するとＦＥＴ２４は非導通とな
るが、ＦＥＴ２１と他ｏＦＥＴ２ａ２３とのオン抵抗比
は小さくなるので電位■２．は更に上昇する。
以上の如く５本実施例の回路はヒスプリシス動作を行う
のである。本実施例において、入力筒レベルＶＩＭは主
としてｌｉ’ＥＴ２１とＦＥＴ２２，２３のオン抵抗比
で決′まり、■Ｉ■を高くするた妃にはＦＥＴ２２，２
３のチャネル幅を狭くすればよい。又、入力低レベルＶ
ＩＬは主としてＦＥＴ２１とＦＥＴ ２３゜２４のオン
抵抗比で決まり、Ｖｎ、’を低く設定するためにはＦＥ
′ｒ２３，２４、特に１ｉ”ＥＴ２３（７）チャネル幅
を大きくすれば良い。入力高レベル電圧Ｖ Ｉｎ及び入
力低レベル電圧ＶＩＬの双方の要求を満たすためには結
局、Ｆ’ｌ：Ｔ２２のチャネル幅は狭く、トランジスタ
２３，２４．４ｔにＦＥＴ２３のチャネル幅を大きくす
れば良い。又、電位Ｖ２５の変化を適確に検出するため
には、インバータ２７の利得音大きく取る必賛がある。
のである。本実施例において、入力筒レベルＶＩＭは主
としてｌｉ’ＥＴ２１とＦＥＴ２２，２３のオン抵抗比
で決′まり、■Ｉ■を高くするた妃にはＦＥＴ２２，２
３のチャネル幅を狭くすればよい。又、入力低レベルＶ
ＩＬは主としてＦＥＴ２１とＦＥＴ ２３゜２４のオン
抵抗比で決まり、Ｖｎ、’を低く設定するためにはＦＥ
′ｒ２３，２４、特に１ｉ”ＥＴ２３（７）チャネル幅
を大きくすれば良い。入力高レベル電圧Ｖ Ｉｎ及び入
力低レベル電圧ＶＩＬの双方の要求を満たすためには結
局、Ｆ’ｌ：Ｔ２２のチャネル幅は狭く、トランジスタ
２３，２４．４ｔにＦＥＴ２３のチャネル幅を大きくす
れば良い。又、電位Ｖ２５の変化を適確に検出するため
には、インバータ２７の利得音大きく取る必賛がある。
本実施例では、節点２５の負荷は第１図に示した従来例
の場合と異なり、帰還用ＦＥＴが負荷とならないため、
萬速動作が可能である。又、本実施例ではインバータ２
７の出力負荷には帰還用ＦＥＴ２４が加わるが、従来例
の帰１用１ｉ’ＥＴに比べて小さくて良いので、インバ
ータ２７により％に扁速動作が損われるものではない。
の場合と異なり、帰還用ＦＥＴが負荷とならないため、
萬速動作が可能である。又、本実施例ではインバータ２
７の出力負荷には帰還用ＦＥＴ２４が加わるが、従来例
の帰１用１ｉ’ＥＴに比べて小さくて良いので、インバ
ータ２７により％に扁速動作が損われるものではない。
又、入力高レベル電圧ｖｔｎ及び入力低レベル電圧ＶＩ
Ｔ。
Ｔ。
の電源電圧依存性は、入力高レベル電圧ＶＩｆ［は前述
のようにＩｉ′ＥＴ２１と１ｉ’Ｅ’ｌ’２２．２３の
オン抵抗比で決′まシ、入力低レベル電圧はＦＥ’ｌ”
２１とＦＥＴ２３゜２４のオン抵抗比で決°士るため、
第６図に示すように小さく、広範囲の電源電圧で適用が
可能である。
のようにＩｉ′ＥＴ２１と１ｉ’Ｅ’ｌ’２２．２３の
オン抵抗比で決′まシ、入力低レベル電圧はＦＥ’ｌ”
２１とＦＥＴ２３゜２４のオン抵抗比で決°士るため、
第６図に示すように小さく、広範囲の電源電圧で適用が
可能である。
なお、以上の説明においては、Ｎチャネルシリコンゲー
） ＭＯＳ Ｗについて述べたが、ＰチャネルＭＯ８
型あるいはＣＭＯ８型についても同様の効果が得られる
事は明らかである。又、ゲート絶縁膜及び電極材料もそ
れぞれ酸化膜、ポリシリコンに限らず絶縁ゲート（ＭＩ
Ｓ）型０ＦＥＴにおいても本発明が適用できる事は言う
までもない。
） ＭＯＳ Ｗについて述べたが、ＰチャネルＭＯ８
型あるいはＣＭＯ８型についても同様の効果が得られる
事は明らかである。又、ゲート絶縁膜及び電極材料もそ
れぞれ酸化膜、ポリシリコンに限らず絶縁ゲート（ＭＩ
Ｓ）型０ＦＥＴにおいても本発明が適用できる事は言う
までもない。
以上詳細に説明したとおり、本発明のヒステリシス回路
は、帰還素子として動作するｌｉ’ＷＴを入力段である
第１の増幅回路の出力を反転増幅する第２の増幅回路の
出力で駆動するように構成されているので、従来のよう
に帰還素子として動作するＦＥＴとしては、チャネル幅
（より一般的には相互コンダクタンスψの特に大きいも
のを用いる必要が無く、チャネル幅の小さいもので良い
ことになシ、関連動作が可能になると共に、入力詞しベ
ル電圧Ｖｌｌｌ、人力低レベル寛圧ＶＩＬが共にデプレ
ッション型の負荷ＦＥ Ｔと他のＦＥＴのオン抵抗の比
で決まることになるので、ヒステリシス幅の電源電圧依
存性が小さく非常に安定に動作すると言う効果を有して
いる。
は、帰還素子として動作するｌｉ’ＷＴを入力段である
第１の増幅回路の出力を反転増幅する第２の増幅回路の
出力で駆動するように構成されているので、従来のよう
に帰還素子として動作するＦＥＴとしては、チャネル幅
（より一般的には相互コンダクタンスψの特に大きいも
のを用いる必要が無く、チャネル幅の小さいもので良い
ことになシ、関連動作が可能になると共に、入力詞しベ
ル電圧Ｖｌｌｌ、人力低レベル寛圧ＶＩＬが共にデプレ
ッション型の負荷ＦＥ Ｔと他のＦＥＴのオン抵抗の比
で決まることになるので、ヒステリシス幅の電源電圧依
存性が小さく非常に安定に動作すると言う効果を有して
いる。
縞１図は従来のヒステリシス回路の一例を示す回路図、
第２図及び第３図は第１図の従来例の特性図、第４図は
本発明の一実施例の回路図、第５図及び第６図は本実施
例の特性図である。１１〜１４・・・・・・電界効果ト
ランジスタ、１５．１６・・・・・・節点、１７・・・
・・・接地点、１８・・・・・・電源、１９・・・・・
・入力端、２０・・・・・・出力端、２１〜２４・・・
・・・電界効果トランジスタ、２５．２６・・・・・・
節点、２７・−・・・・インバータ、２８・・・・・・
接地点、２９・・・・・・電源、３０・・・・・・入力
端、３１・・・・・・出力端、ＶＩＮ・・・・・・入力
電圧、ＶＯＵ丁・・・・・・出力電圧ｂ ＶＴ・・・・
・・しきい値電圧％ＶＩ）Ｉ・・・・・入力高レベル電
圧ｓ ＶＩＬ・・・・・・入力低レベル電圧、ｖ、、、
ｖｏ、、ｖ２．、Ｖ２ａ ・−・−節点電位。 代理人 弁理士 内 原 晋、１） ネ２回 ＶＤ（Ｖ） 華づ恒
第２図及び第３図は第１図の従来例の特性図、第４図は
本発明の一実施例の回路図、第５図及び第６図は本実施
例の特性図である。１１〜１４・・・・・・電界効果ト
ランジスタ、１５．１６・・・・・・節点、１７・・・
・・・接地点、１８・・・・・・電源、１９・・・・・
・入力端、２０・・・・・・出力端、２１〜２４・・・
・・・電界効果トランジスタ、２５．２６・・・・・・
節点、２７・−・・・・インバータ、２８・・・・・・
接地点、２９・・・・・・電源、３０・・・・・・入力
端、３１・・・・・・出力端、ＶＩＮ・・・・・・入力
電圧、ＶＯＵ丁・・・・・・出力電圧ｂ ＶＴ・・・・
・・しきい値電圧％ＶＩ）Ｉ・・・・・入力高レベル電
圧ｓ ＶＩＬ・・・・・・入力低レベル電圧、ｖ、、、
ｖｏ、、ｖ２．、Ｖ２ａ ・−・−節点電位。 代理人 弁理士 内 原 晋、１） ネ２回 ＶＤ（Ｖ） 華づ恒
Claims (1)
- 負荷水子として動作する蕗１の電界効果トランジスタと
ゲートヲ入力端として増幅動作を行う第２の電界効果ト
ランジスタとを含む第１の増幅回路と、該Ｍｌの増幅回
路の出力を反転増幅してその出力を出力端とする笛２の
増幅回路と、該第２の増幅回路の出力にゲートが接続さ
れ前記第２の電界効果トランジスタと並列に接続されｆ
ＣＣ帰還壬子用第３の電界効果トランジスタとから構成
されることを特徴とするヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113132A JPS604326A (ja) | 1983-06-23 | 1983-06-23 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113132A JPS604326A (ja) | 1983-06-23 | 1983-06-23 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS604326A true JPS604326A (ja) | 1985-01-10 |
| JPH0440888B2 JPH0440888B2 (ja) | 1992-07-06 |
Family
ID=14604352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113132A Granted JPS604326A (ja) | 1983-06-23 | 1983-06-23 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719367A (en) * | 1986-01-22 | 1988-01-12 | Nec Corportion | Schmitt trigger circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54118765A (en) * | 1978-03-07 | 1979-09-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5539413A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Schmitt trigger circuit |
-
1983
- 1983-06-23 JP JP58113132A patent/JPS604326A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54118765A (en) * | 1978-03-07 | 1979-09-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
| JPS5539413A (en) * | 1978-09-13 | 1980-03-19 | Hitachi Ltd | Schmitt trigger circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719367A (en) * | 1986-01-22 | 1988-01-12 | Nec Corportion | Schmitt trigger circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440888B2 (ja) | 1992-07-06 |
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