JPS6043546B2 - デ−タ転送異常処理方式 - Google Patents
デ−タ転送異常処理方式Info
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- JPS6043546B2 JPS6043546B2 JP55086653A JP8665380A JPS6043546B2 JP S6043546 B2 JPS6043546 B2 JP S6043546B2 JP 55086653 A JP55086653 A JP 55086653A JP 8665380 A JP8665380 A JP 8665380A JP S6043546 B2 JPS6043546 B2 JP S6043546B2
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- Japan
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- transfer
- information processing
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
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- G—PHYSICS
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Description
【発明の詳細な説明】
この発明は、データ線と制御信号線とからなる共通バス
にバスコントローラと、記憶装置と、複数台の情報処理
装置とを並列に接続し、バスコントローラの制御のもと
に情報処理装置と記憶装置との間、または情報処理装置
相互間でデータの転送を行なうようにした情報処理シス
テムにおけるデータ転送方式、特にパリテイエラー等の
データ転送異常の検出処理方式に関するものである。
にバスコントローラと、記憶装置と、複数台の情報処理
装置とを並列に接続し、バスコントローラの制御のもと
に情報処理装置と記憶装置との間、または情報処理装置
相互間でデータの転送を行なうようにした情報処理シス
テムにおけるデータ転送方式、特にパリテイエラー等の
データ転送異常の検出処理方式に関するものである。
第１図は、このような情報処理システムの概略を示す接
続構成図である。同図において、１はバスコントローラ
で、バスＢの使用権の制御とか、クロック信号の供給、
パリテイチェックなどの転送異常検出処理等を実行する
。
続構成図である。同図において、１はバスコントローラ
で、バスＢの使用権の制御とか、クロック信号の供給、
パリテイチェックなどの転送異常検出処理等を実行する
。
２は、バスＢに接続された記憶装置、３、、３２・・・
・・・３、・・・・・・３ｎは夫々情報処理装置である
。
・・・３、・・・・・・３ｎは夫々情報処理装置である
。
なお、共通バスＢは、これらの装置間でデータのやりと
りをするデータ線と、データ以外の各種信号を運ぶため
の制御信号線とから成つている。
りをするデータ線と、データ以外の各種信号を運ぶため
の制御信号線とから成つている。
第２図は、第１図の各装置の内部をより詳細に示した接
続構成図である。なお、ここで情報処理装置は１個だけ
しか示されていないが、第１図と同様に複数個設けられ
るものである。
続構成図である。なお、ここで情報処理装置は１個だけ
しか示されていないが、第１図と同様に複数個設けられ
るものである。
またバスコントローラの共通バス制御自体は本発明とは
直接関係がないので、その具Ｊ体的な構成は記載しない
ことにする。同図において、１はバスコントローラ、１
１は転送異常チェック回路、１２はデータ信号のレシー
バ、１３は転送異常信号送出ドライバ、２は記憶装置、
２１はメモリ部、２２は駆動信号のレジｉ−バ、２３は
アドレスレシーバ、２４はデータ信号のドライバ、３は
情報処理装置、３１は転送制御回路、３２はアドレスレ
ジスタ、３３はデータレジスタ、３４は転送異常セット
用フリップフロップＦＦｌ３５，３８，３９はレシーバ
、３６，３７はドライバである。
直接関係がないので、その具Ｊ体的な構成は記載しない
ことにする。同図において、１はバスコントローラ、１
１は転送異常チェック回路、１２はデータ信号のレシー
バ、１３は転送異常信号送出ドライバ、２は記憶装置、
２１はメモリ部、２２は駆動信号のレジｉ−バ、２３は
アドレスレシーバ、２４はデータ信号のドライバ、３は
情報処理装置、３１は転送制御回路、３２はアドレスレ
ジスタ、３３はデータレジスタ、３４は転送異常セット
用フリップフロップＦＦｌ３５，３８，３９はレシーバ
、３６，３７はドライバである。
第１Ａ図は、情報処理装置が記憶装置からデータを読み
出す際のタイミング図である。同図において、ＣＬＫは
、データ転送用の同期クロックで、バスコントローラ１
から情報処理装置３へ、また、場合によつては記憶装置
２へ供給される。
出す際のタイミング図である。同図において、ＣＬＫは
、データ転送用の同期クロックで、バスコントローラ１
から情報処理装置３へ、また、場合によつては記憶装置
２へ供給される。
ＢＲＱは、情報処理装置３からバスコントローラ１に対
してバスの使用要求を行なう信号、ＧＲＴは、バスコン
トローラ１から情報処理装置３に与えられるバス使用許
可信号、ＭＯＶＥは、情報処理装置３からバスコントロ
ーラ１および記憶装置２に与えられるデータ転送動作指
示信号、ＤＲＣＴは、情報処理装置３からＭＯＶＥ信号
と同一タイミングで出力される転送方向指示信号（点線
・・・・・・は情報処理装置←記憶装置の方向を示す。
）、ＡＤＤＲＥＳＳは、情報処理装置３からＭＯＶＥ信
号と同一のタイミングで出力される記憶装置２のアドレ
ス信号で、これらの信号は、共通バスの制御信号線を介
して運ばれるものてある。また、ＤＡＴＡは、記憶装置
２から読み出されたデータ信号、ＴＥＳは、記憶装置２
から読み出されたデータ信号をもとにしてバスコントロ
ーラ１で判定処理された転送異常信号、ＲＥＧは、情報
処理装置内にあつて記憶装置２から読み出されたデータ
を格納する第２図にのみ図示されているデータレジスタ
３３、ＦＦは、データ転送異常を記憶するフリップフロ
ップ３４である。
してバスの使用要求を行なう信号、ＧＲＴは、バスコン
トローラ１から情報処理装置３に与えられるバス使用許
可信号、ＭＯＶＥは、情報処理装置３からバスコントロ
ーラ１および記憶装置２に与えられるデータ転送動作指
示信号、ＤＲＣＴは、情報処理装置３からＭＯＶＥ信号
と同一タイミングで出力される転送方向指示信号（点線
・・・・・・は情報処理装置←記憶装置の方向を示す。
）、ＡＤＤＲＥＳＳは、情報処理装置３からＭＯＶＥ信
号と同一のタイミングで出力される記憶装置２のアドレ
ス信号で、これらの信号は、共通バスの制御信号線を介
して運ばれるものてある。また、ＤＡＴＡは、記憶装置
２から読み出されたデータ信号、ＴＥＳは、記憶装置２
から読み出されたデータ信号をもとにしてバスコントロ
ーラ１で判定処理された転送異常信号、ＲＥＧは、情報
処理装置内にあつて記憶装置２から読み出されたデータ
を格納する第２図にのみ図示されているデータレジスタ
３３、ＦＦは、データ転送異常を記憶するフリップフロ
ップ３４である。
第２Ａ図は、第１Ａ図の時間Ｔ２における各信号の状態
をより詳細に示したタイミング図で、第１Ａ図と同一の
記号または数字が付されているものは、同じものである
ことを示す。
をより詳細に示したタイミング図で、第１Ａ図と同一の
記号または数字が付されているものは、同じものである
ことを示す。
なお、第２Ａ図において、横軸方向に延びた線こを区切
つて番号または記号を付したものは、左側の各信号（Ｍ
ＯＶＥ，ＴＥＳなど。
つて番号または記号を付したものは、左側の各信号（Ｍ
ＯＶＥ，ＴＥＳなど。
）の各番号または記号（３６，Ｂ，２２など。）で示さ
れる装置における各遅延時間を示すものである。ここで
、記憶装置２におけるメモリ部の遅れ４は、クロック信
号ＣＬＫに対して約６０ｒ１ｓとし、各構成回路の遅れ
は、ショットキＴＴＬ素子を基準に考え、さらに、バス
Ｂは約５０ｃｍ長のマザーボード配線板を使用するもの
とする。
れる装置における各遅延時間を示すものである。ここで
、記憶装置２におけるメモリ部の遅れ４は、クロック信
号ＣＬＫに対して約６０ｒ１ｓとし、各構成回路の遅れ
は、ショットキＴＴＬ素子を基準に考え、さらに、バス
Ｂは約５０ｃｍ長のマザーボード配線板を使用するもの
とする。
第２Ｂ図は、転送異常検出回路１１の構成をより詳細に
示した構成図である。
示した構成図である。
第２Ｂ図において、１１１，１１２はそれぞれ上位バイ
ト、下位バイトに対するデータパリテイ検出回路、１１
３はオアゲートを示しており、データパリテイ検出回路
１１１，１１２はレシーバ１２から送られてくるデータ
に対して奇数パリテイチェックを行ない、パリテイエラ
ーがあればオアゲート１１３を介して転送異常信号送出
ドライバ１３に信号を送フ出する。また、第２Ｃ図は転
送制御回路３１の構成をより詳細に示した構成図である
。
ト、下位バイトに対するデータパリテイ検出回路、１１
３はオアゲートを示しており、データパリテイ検出回路
１１１，１１２はレシーバ１２から送られてくるデータ
に対して奇数パリテイチェックを行ない、パリテイエラ
ーがあればオアゲート１１３を介して転送異常信号送出
ドライバ１３に信号を送フ出する。また、第２Ｃ図は転
送制御回路３１の構成をより詳細に示した構成図である
。
第２Ｃ図において、３１１はインバータ、３１２，３１
３はフリップフロップ、３１４，３１５はアンドゲート
を示している。以下、第１図および第２図の動作を第１
Ａ図，第２Ａ図，第２Ｂ図および第２Ｃ図を参照して説
明する。
３はフリップフロップ、３１４，３１５はアンドゲート
を示している。以下、第１図および第２図の動作を第１
Ａ図，第２Ａ図，第２Ｂ図および第２Ｃ図を参照して説
明する。
いま、例えば、情報処理装置３ｉが転送要求信”号Ａに
基づいてＴ１のタイミングでバスＢの使用要求ＢＲＱを
バスコントローラ１に送出したものとする。
基づいてＴ１のタイミングでバスＢの使用要求ＢＲＱを
バスコントローラ１に送出したものとする。
なお、この使用要求は、フリップフロップ３１２に記憶
されている。バスコントローラ１は、このＢＲＱ，と、
そのとき他の情報処理装置によつて出されている使用要
求の中から優先度の高いものを選択し、それがＢＲＱｉ
であるならば、情報処理装置３，に対してバス使用許可
信号ＧＲＴ，を与える。
されている。バスコントローラ１は、このＢＲＱ，と、
そのとき他の情報処理装置によつて出されている使用要
求の中から優先度の高いものを選択し、それがＢＲＱｉ
であるならば、情報処理装置３，に対してバス使用許可
信号ＧＲＴ，を与える。
これにより、フリップフロップ３１２が同期クロックＣ
ＬＫに同期してリセットされるとともに、フリップフロ
ップ３１３がセットされる。したがつて情報処理装置３
，は、このＧＲＴ，信号によつてデータの転送動作を開
始し、ＭＯＶＥ信号、転送方向信号Ｂに基づくＤＲＣＴ
信号およびアドレス信号／１Ｊ）ＲＥＳＳをバスＢ上に
出力する。
ＬＫに同期してリセットされるとともに、フリップフロ
ップ３１３がセットされる。したがつて情報処理装置３
，は、このＧＲＴ，信号によつてデータの転送動作を開
始し、ＭＯＶＥ信号、転送方向信号Ｂに基づくＤＲＣＴ
信号およびアドレス信号／１Ｊ）ＲＥＳＳをバスＢ上に
出力する。
記憶装置２の選択されたアドレスのデータがバスＢ上に
読み出されると、このデータは、情報処理装置３，の図
示されていないレジスタにセットされる。これと同時に
、バスコントローラ１では、転送異常検出回路１１にお
いてバスＢ上に出力されたデータのチェック（各種のチ
ェック方式があるが、簡単にするため、ここではパリテ
イチェックだけを考える。
読み出されると、このデータは、情報処理装置３，の図
示されていないレジスタにセットされる。これと同時に
、バスコントローラ１では、転送異常検出回路１１にお
いてバスＢ上に出力されたデータのチェック（各種のチ
ェック方式があるが、簡単にするため、ここではパリテ
イチェックだけを考える。
）を行ない、異常があれば、転送異常信号ＴＥＳをバス
Ｂ上に出力する。情報処理装置３，では、この転送異常
信号ＴＥＳをＴ２のタイミングでフリップフロップ３４
にセットし、転送異常処理信号Ｃを出力して以後のデー
タ処理に使用する。
Ｂ上に出力する。情報処理装置３，では、この転送異常
信号ＴＥＳをＴ２のタイミングでフリップフロップ３４
にセットし、転送異常処理信号Ｃを出力して以後のデー
タ処理に使用する。
このフリップフロップ３４は、転送異常リセット信号Ｄ
によりリセットされる。以上の説明からも明らかなよう
に、単にデータを転送するだけであるならば、データの
転送が完了したＡ点（第２Ａ図参照）において、次のデ
ータ転送を開始できるはすである。
によりリセットされる。以上の説明からも明らかなよう
に、単にデータを転送するだけであるならば、データの
転送が完了したＡ点（第２Ａ図参照）において、次のデ
ータ転送を開始できるはすである。
しかるに、転送異常処理を実施すると、次のデータ転送
開始時刻がＢ点（第２Ａ図参照）まで遅れることになり
、したがつて、全体としてデータ転送時間が長くなると
いう欠点がある。ちなみに、第２Ａ図のＡ点であれば、
データ転送時間は２００ｒ１Ｓで済む。Ｂ点では２５％
増しの２５０ｒ１ｓということになる。このことは、メ
モリのアクセス時間が比較的長いものについては余り問
題とならないが、半導体メモリ特に、ＬＳＩメモリ素子
のように動作速度の向上が著しいもの（５００１１Ｓ→
３００ｒ１Ｓ→５Ｑｒ１ｓ）については、上記の遅延時
間による影響が大きなものとなる。したがつて、この発
明は、上記の点に鑑み、高速のデータ転送を可能にする
ことを目的としてなされたもので、その特徴は、バスコ
ントローラの制御のもとでデータの転送を行なう情報処
理システムにおいて、データ転送の異常を表わす転送異
常信号の送出は、データの転送が行なわれる１サイクル
内には行なわず、次のサイクルで行なうようにしてデー
タ転送時間を短縮し、もつて高速のデータ転送を可能に
した点にある。
開始時刻がＢ点（第２Ａ図参照）まで遅れることになり
、したがつて、全体としてデータ転送時間が長くなると
いう欠点がある。ちなみに、第２Ａ図のＡ点であれば、
データ転送時間は２００ｒ１Ｓで済む。Ｂ点では２５％
増しの２５０ｒ１ｓということになる。このことは、メ
モリのアクセス時間が比較的長いものについては余り問
題とならないが、半導体メモリ特に、ＬＳＩメモリ素子
のように動作速度の向上が著しいもの（５００１１Ｓ→
３００ｒ１Ｓ→５Ｑｒ１ｓ）については、上記の遅延時
間による影響が大きなものとなる。したがつて、この発
明は、上記の点に鑑み、高速のデータ転送を可能にする
ことを目的としてなされたもので、その特徴は、バスコ
ントローラの制御のもとでデータの転送を行なう情報処
理システムにおいて、データ転送の異常を表わす転送異
常信号の送出は、データの転送が行なわれる１サイクル
内には行なわず、次のサイクルで行なうようにしてデー
タ転送時間を短縮し、もつて高速のデータ転送を可能に
した点にある。
以下、この発明の実施例を図面を参照して説明する。
第３図は、この発明の実施例を示す接続構成図、第３Ａ
図は、情報処理装置が記憶装置からデータを読み出す場
合のタイミング図で、それぞれ第２図，第２Ａ図と対応
するものである。
図は、情報処理装置が記憶装置からデータを読み出す場
合のタイミング図で、それぞれ第２図，第２Ａ図と対応
するものである。
また第３Ｂ図は、この発明における転送制御回路３１の
構成をより詳細に示した構成図で、先の第２Ｃ図に対応
するものである。
構成をより詳細に示した構成図で、先の第２Ｃ図に対応
するものである。
これは、第２Ｃ図に比較してフリップフロップ３１６が
設けられており、このフリップフロップ３１６によりア
ンドゲート３１７が制御される点が相違している。した
がつて、回路構成および動作につき上記と同一の点は省
略し、異なる点についてだけ説明する。まず、回路構成
上の大きな差異は、バスコントローラ１のレシーバ１２
と、転送異常チェック回路１１との間に、転送されたデ
ータを記憶するためのデータレジスタ１４を設けた点で
ある。
設けられており、このフリップフロップ３１６によりア
ンドゲート３１７が制御される点が相違している。した
がつて、回路構成および動作につき上記と同一の点は省
略し、異なる点についてだけ説明する。まず、回路構成
上の大きな差異は、バスコントローラ１のレシーバ１２
と、転送異常チェック回路１１との間に、転送されたデ
ータを記憶するためのデータレジスタ１４を設けた点で
ある。
そして、このデータレジスタ１４は、情報処理装置３の
データレジスタ３３と全く同一のタイミングすなわち、
第３Ａ図のＳ点でバスＢ上の転送データを取り込むもの
である。一方、転送異常チェック回路１１は、データレ
ジスタ１４にデータがセットされたＳ点以後に動作する
ようにする。
データレジスタ３３と全く同一のタイミングすなわち、
第３Ａ図のＳ点でバスＢ上の転送データを取り込むもの
である。一方、転送異常チェック回路１１は、データレ
ジスタ１４にデータがセットされたＳ点以後に動作する
ようにする。
また、異常処理を１サイクル遅れて行なうために、フリ
ップフロップ３１６がタイミングＴ３における同期クロ
ックＣＬＫによリセットされており、転送異常信号′Ｉ
Ｆ）Ｓが転送されてくるとフリップフロップ３４がセッ
トされる。このようにして、Ｔ２で実行されたデータ転
送動作に対する異常処理を、１サイクル遅れたＴ３で実
行するものである。したがつて、転送異常処理は従来と
同様に行なうにも拘らず、転送異常処理に必要な時間を
全体のデータ転送時間に対して無視することができるの
で、高速のデータ転送が可能となる。
ップフロップ３１６がタイミングＴ３における同期クロ
ックＣＬＫによリセットされており、転送異常信号′Ｉ
Ｆ）Ｓが転送されてくるとフリップフロップ３４がセッ
トされる。このようにして、Ｔ２で実行されたデータ転
送動作に対する異常処理を、１サイクル遅れたＴ３で実
行するものである。したがつて、転送異常処理は従来と
同様に行なうにも拘らず、転送異常処理に必要な時間を
全体のデータ転送時間に対して無視することができるの
で、高速のデータ転送が可能となる。
以上の説明では、データ転送時のチェックとしてデータ
パリテイチェックのみを考えたが、アドレスパリテイー
のチェック、領域侵害、未実装領域のアクセスに対する
チェック等も同様に実施しうることは云う迄もない。
パリテイチェックのみを考えたが、アドレスパリテイー
のチェック、領域侵害、未実装領域のアクセスに対する
チェック等も同様に実施しうることは云う迄もない。
この時には、転送異常検出回路１１をそれに応じて構成
すればよい。さらに、この発明の実施例では、データの
転送をクロック信号によつて行なう同期方式を採用して
いるが、クロック信号によらずに記憶装置（一，般的に
いえばマスタとスレーブのスレーブ）が発生する応答信
号を利用するようにして非同期方式で行なうようにして
もよい。以上のように、この発明によれば、データ転送
動作と転送異常処理動作とを全く分離するととも）に、
転送異常処理は、データの転送が行なわれる１サイクル
の後に実行するようにしたので、データ転送時間はデー
タの転送動作だけで決定でき、したがつて高速なデータ
転送が実現できる利点がある。
すればよい。さらに、この発明の実施例では、データの
転送をクロック信号によつて行なう同期方式を採用して
いるが、クロック信号によらずに記憶装置（一，般的に
いえばマスタとスレーブのスレーブ）が発生する応答信
号を利用するようにして非同期方式で行なうようにして
もよい。以上のように、この発明によれば、データ転送
動作と転送異常処理動作とを全く分離するととも）に、
転送異常処理は、データの転送が行なわれる１サイクル
の後に実行するようにしたので、データ転送時間はデー
タの転送動作だけで決定でき、したがつて高速なデータ
転送が実現できる利点がある。
さらに、転送異常処理動作のために充分な時間が確保さ
れているので、回路構成上の制約、つまりショットキ′
ＩＴＬ等の高速論理素子を使用しなければならないとい
うような制約がなくなり、ローパワシヨツトキＴＴＬが
使用できる利点もある。
れているので、回路構成上の制約、つまりショットキ′
ＩＴＬ等の高速論理素子を使用しなければならないとい
うような制約がなくなり、ローパワシヨツトキＴＴＬが
使用できる利点もある。
そして、この発明を実施するに当たつての回路構成上の
改変は、データレジスタと若干の制御回路を付加するだ
けであるので、このためのコストアップは殆んどなく、
したがつて工業的価値はきわめて高いものである。
改変は、データレジスタと若干の制御回路を付加するだ
けであるので、このためのコストアップは殆んどなく、
したがつて工業的価値はきわめて高いものである。
なお、この発明は、バス方式によるデータ転送動作のみ
ならず、１：１または１：Ｎのデータ転送動作を実行す
るもので、データ信号線と転送異常信号線とを有するシ
ステムに広く適用することができるのは勿論である。
ならず、１：１または１：Ｎのデータ転送動作を実行す
るもので、データ信号線と転送異常信号線とを有するシ
ステムに広く適用することができるのは勿論である。
第１図は、従来の情報処理システムの概略を示す接続構
成図、第１Ａ図は、第１図の動作を説明するためのタイ
ミング図、第２図は、第１図をより詳細に示した接続構
成図、第２Ａ図は、第１Ａ図の一部をより詳細に示した
タイミング図、第２Ｂ図は転送異常検出回路１１の構成
をより詳細に示した構成図、第２Ｃ図は転送制御回路３
１の構成をより詳細に示した構成図、第３図は、この発
明の一実施例を示す図、第３Ａ図は、第３図の動作を説
明するためのタイミング図、第３Ｂ図は転送制御回路３
１の構成をより詳細に示した構成図である。 符号説明、１・・・バスコントローラ、１１・・・転送
異常検出回路、１４，３３・・・データレジスタ、２・
・記憶装置、２１・・・メモリ部、３・・・情報処理装
置、３１・・・転送制御回路、３２・・・アドレスレジ
スタ、３４・・・転送異常セット用ＦＦｌｌ２，２２，
２３，３５，３８，３９・・・レシーバ、１３，２４，
３６，３７・・・ドライバ。
成図、第１Ａ図は、第１図の動作を説明するためのタイ
ミング図、第２図は、第１図をより詳細に示した接続構
成図、第２Ａ図は、第１Ａ図の一部をより詳細に示した
タイミング図、第２Ｂ図は転送異常検出回路１１の構成
をより詳細に示した構成図、第２Ｃ図は転送制御回路３
１の構成をより詳細に示した構成図、第３図は、この発
明の一実施例を示す図、第３Ａ図は、第３図の動作を説
明するためのタイミング図、第３Ｂ図は転送制御回路３
１の構成をより詳細に示した構成図である。 符号説明、１・・・バスコントローラ、１１・・・転送
異常検出回路、１４，３３・・・データレジスタ、２・
・記憶装置、２１・・・メモリ部、３・・・情報処理装
置、３１・・・転送制御回路、３２・・・アドレスレジ
スタ、３４・・・転送異常セット用ＦＦｌｌ２，２２，
２３，３５，３８，３９・・・レシーバ、１３，２４，
３６，３７・・・ドライバ。
Claims (1)
- １ 共通バスにバスコントローラと、記憶装置と、１台
または複数台の情報処理装置とを並列に接続し、バスコ
ントローラの制御のもとに共通バスを介して情報処理装
置と記憶装置との間、または情報処理装置相互間でデー
タの転送を行なうものにおいて、共通バスには、転送さ
れたデータに異常があることを報告するために転送異常
信号線を設ける一方、バスコントローラ内には、共通バ
スのデータ線に接続された転送データを受信するための
データレジスタと、該レジスタの出力データを受けてそ
のデータの誤りの有無をチェックし、その結果を転送異
常信号線を介して情報処理装置などに送出する転送異常
チェック回路とを設けるとともに、転送異常チェック回
路からのデータの異常を表わす転送異常信号の送出デー
タの転送動作が実行される１サイクル以後に行なうよう
にしたことを特徴とするデータ転送異常処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55086653A JPS6043546B2 (ja) | 1980-06-27 | 1980-06-27 | デ−タ転送異常処理方式 |
| US06/276,549 US4500953A (en) | 1980-06-27 | 1981-06-23 | Data transfer abnormality processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55086653A JPS6043546B2 (ja) | 1980-06-27 | 1980-06-27 | デ−タ転送異常処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713530A JPS5713530A (en) | 1982-01-23 |
| JPS6043546B2 true JPS6043546B2 (ja) | 1985-09-28 |
Family
ID=13892982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55086653A Expired JPS6043546B2 (ja) | 1980-06-27 | 1980-06-27 | デ−タ転送異常処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4500953A (ja) |
| JP (1) | JPS6043546B2 (ja) |
Families Citing this family (11)
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| JP2947840B2 (ja) * | 1989-12-22 | 1999-09-13 | 株式会社日立製作所 | プラント運転監視装置 |
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1980
- 1980-06-27 JP JP55086653A patent/JPS6043546B2/ja not_active Expired
-
1981
- 1981-06-23 US US06/276,549 patent/US4500953A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4500953A (en) | 1985-02-19 |
| JPS5713530A (en) | 1982-01-23 |
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