JPS6043692B2 - 半導体スイツチ - Google Patents
半導体スイツチInfo
- Publication number
- JPS6043692B2 JPS6043692B2 JP12258678A JP12258678A JPS6043692B2 JP S6043692 B2 JPS6043692 B2 JP S6043692B2 JP 12258678 A JP12258678 A JP 12258678A JP 12258678 A JP12258678 A JP 12258678A JP S6043692 B2 JPS6043692 B2 JP S6043692B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- switch
- semiconductor switch
- pnpn
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Electronic Switches (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明はＰＮＰＮスイッチを用いた半導体スイッチに
関し、特に高温においても誤動作を起こしにくく、ゲー
ト点弧感度も高い半導体スイッチに関するものである。
関し、特に高温においても誤動作を起こしにくく、ゲー
ト点弧感度も高い半導体スイッチに関するものである。
ＰＮＰＮ層構造を成すＰＮＰＮスイッチは双方向に耐
圧をもたすことができ、自己保持機能をもつスイッチン
グ素子として広く用いられている。 第１図は製御端子
をもつＰＮＰＮスイッチを模型的に示したものである。
第１図に示すようにＰＮＰＮスイッチ１は、通常その
カソードゲートＧＫとカソードにとの間に抵抗Ｒ、を接
続して用いられる。この抵抗Ｒ、はショートエミッタ抵
抗としての役割をもち、耐圧および誤動作耐量の低下を
防ぐものである。第１図のＰＮＰＮスイッチ１の等価回
路は第２図に示すようにＰＮＰトランジスタＱ１とＮＰ
ＮトランジスタＱ２との複合回路として表わされる。第
２図から明らかなように抵抗Ｒ１はＮＰＮトランジスタ
Ｑ２のベース・エミッタ間に接続されているのでＮＰＮ
トランジスタＱ２のコレクタ・エミッタ間耐圧、つまり
ＰＮＰＮスイッチ１の順方向耐圧を向上させている。ま
た、ＰＮＰＮスイッチ１の点弧は通常、カソードゲート
ＧＫに電流を流し込むことによつて行なわれるが、ＰＮ
ＰＮスイッチ１には、このゲート電流がなくとも、レー
ト効果と呼ばれる現象によつて誤点弧する性質がある。
すなわち、ＰＮＰＮスイッチ１のアノードＡとカソード
Ｋとの間に順方向の急激な過渡電圧が印加された場合に
、ＰＮＰＮスイッチ１の第２接合容量Ｃｊ２を通つて過
渡電流がＮＰＮトランジスタＱ２のベースに流れ込み、
ＰＮＰＮスイッチ１が点弧する特性である。ＰＮＰＮス
イッチ１が誤点弧を起こすに到るアノード・カソード間
の単位時間当りの電位変化を臨界電圧上昇率あるいはＤ
ｖ／Ｄｔ耐量と呼んでいる。すなわち、Ｄｖ／Ｄｔ耐量
とはレート効果による誤動作耐量を定量化したものであ
る。第２図の抵抗Ｒ１は上記した耐圧向上に加えて、Ｄ
ｖ／Ｄｔ耐量をも向上させている。これは、接合容量Ｃ
，２を流れる過渡電流が抵抗Ｒ１にバイパスすることに
よつている。しかし、ゲート点弧感度が高く、Ｄｖ／Ｄ
ｔ耐量も大きい半導体スイッチを得ようとする場合には
、上記した抵拍Ｂ１による向上は適切と言えない。すな
わち、ゲート点弧感度を高めるためには、抵抗Ｒ１の値
を高くしなければならず。このことはＤｖ／Ｄｔ耐量を
小さくする方向になるからである。また、温度特性を考
えた場合に、高温になると第２図のＮＰＮトランジスタ
Ｑ２のベース●エミッタ間電圧■ＢＥが低下するためＰ
ＮＰＮスイッチ１の点弧感度が高くなる。このことはＤ
ｖ／Ｄｔ耐量が低下することを意味している。以上のよ
にＰＮＰＮスイッチを用いた従来の半導体スイッチは．
ゲート点弧感度とＤｖ／Ｄｔ耐量とを共に高めるには限
度があり、特に高温状態ではそれが助長されるという性
質があつた。本発明の目的は上記した従来技術の欠点を
除いて、高温においてもＤｖ／Ｄｔ耐量が高く、しかも
ゲート点弧感度も高い半導体スイッチを提供することに
ある。
圧をもたすことができ、自己保持機能をもつスイッチン
グ素子として広く用いられている。 第１図は製御端子
をもつＰＮＰＮスイッチを模型的に示したものである。
第１図に示すようにＰＮＰＮスイッチ１は、通常その
カソードゲートＧＫとカソードにとの間に抵抗Ｒ、を接
続して用いられる。この抵抗Ｒ、はショートエミッタ抵
抗としての役割をもち、耐圧および誤動作耐量の低下を
防ぐものである。第１図のＰＮＰＮスイッチ１の等価回
路は第２図に示すようにＰＮＰトランジスタＱ１とＮＰ
ＮトランジスタＱ２との複合回路として表わされる。第
２図から明らかなように抵抗Ｒ１はＮＰＮトランジスタ
Ｑ２のベース・エミッタ間に接続されているのでＮＰＮ
トランジスタＱ２のコレクタ・エミッタ間耐圧、つまり
ＰＮＰＮスイッチ１の順方向耐圧を向上させている。ま
た、ＰＮＰＮスイッチ１の点弧は通常、カソードゲート
ＧＫに電流を流し込むことによつて行なわれるが、ＰＮ
ＰＮスイッチ１には、このゲート電流がなくとも、レー
ト効果と呼ばれる現象によつて誤点弧する性質がある。
すなわち、ＰＮＰＮスイッチ１のアノードＡとカソード
Ｋとの間に順方向の急激な過渡電圧が印加された場合に
、ＰＮＰＮスイッチ１の第２接合容量Ｃｊ２を通つて過
渡電流がＮＰＮトランジスタＱ２のベースに流れ込み、
ＰＮＰＮスイッチ１が点弧する特性である。ＰＮＰＮス
イッチ１が誤点弧を起こすに到るアノード・カソード間
の単位時間当りの電位変化を臨界電圧上昇率あるいはＤ
ｖ／Ｄｔ耐量と呼んでいる。すなわち、Ｄｖ／Ｄｔ耐量
とはレート効果による誤動作耐量を定量化したものであ
る。第２図の抵抗Ｒ１は上記した耐圧向上に加えて、Ｄ
ｖ／Ｄｔ耐量をも向上させている。これは、接合容量Ｃ
，２を流れる過渡電流が抵抗Ｒ１にバイパスすることに
よつている。しかし、ゲート点弧感度が高く、Ｄｖ／Ｄ
ｔ耐量も大きい半導体スイッチを得ようとする場合には
、上記した抵拍Ｂ１による向上は適切と言えない。すな
わち、ゲート点弧感度を高めるためには、抵抗Ｒ１の値
を高くしなければならず。このことはＤｖ／Ｄｔ耐量を
小さくする方向になるからである。また、温度特性を考
えた場合に、高温になると第２図のＮＰＮトランジスタ
Ｑ２のベース●エミッタ間電圧■ＢＥが低下するためＰ
ＮＰＮスイッチ１の点弧感度が高くなる。このことはＤ
ｖ／Ｄｔ耐量が低下することを意味している。以上のよ
にＰＮＰＮスイッチを用いた従来の半導体スイッチは．
ゲート点弧感度とＤｖ／Ｄｔ耐量とを共に高めるには限
度があり、特に高温状態ではそれが助長されるという性
質があつた。本発明の目的は上記した従来技術の欠点を
除いて、高温においてもＤｖ／Ｄｔ耐量が高く、しかも
ゲート点弧感度も高い半導体スイッチを提供することに
ある。
すなわち、本発明はＰＮＰＮスイッチの一方の主端子に
抵抗を接続し、この抵抗と上記主端子を含むＰＮＰＮス
イッチのＰＮ接合とを電気的短絡手段によつて短絡し、
かつ容量性回路を用いてＰＮＰＮスイッチに印加された
電圧上昇率を検出して変位電流を上記主端子と抵抗との
接続点に流し込むように構成することによつて、高温に
おいてもＤｖ／Ｄｔ耐量が高く、しかもゲート点弧感度
が高い半導体スイッチを得るものである。
抵抗を接続し、この抵抗と上記主端子を含むＰＮＰＮス
イッチのＰＮ接合とを電気的短絡手段によつて短絡し、
かつ容量性回路を用いてＰＮＰＮスイッチに印加された
電圧上昇率を検出して変位電流を上記主端子と抵抗との
接続点に流し込むように構成することによつて、高温に
おいてもＤｖ／Ｄｔ耐量が高く、しかもゲート点弧感度
が高い半導体スイッチを得るものである。
以下図面を用いて本発明の詳細な説明する。
第３図は本発明による半導体スイッチの第１の実施】例
を示す回路図である。第３図図示の半導体スイッチ１の
一方の主端子であるカソードＫ１に抵抗Ｒ２を接続して
新たなりソートＫ２とし、このカソードＫ２とカソード
ゲートＧＫとに短絡手段である抵拍只，を接続し、また
アノードゲートＧＡとカソードＫ１との間に容量性回路
としてコンデンサＣ１を接続して構成したものである。
この半導体スイッチに急激な立上りの順方向過渡電圧を
印加した場合には、ＰＮＰＮスイッチ１の第２接合容量
を通つて過渡電流が抵払只，に流れカソードゲートＧＫ
“の電位が上昇するが、一方コンデンサＣ１を通つて抵
抗Ｒ２にも過渡電流が流れ込むため、カソードＫ１の電
位も上昇する。ここでＰＮＰＮスイッチ１が誤点弧する
条件はカソードゲート・カソード間電圧がＰＮ接合の活
性電圧（Ｓｉでは０．６〜０．７Ｖ）に到達することで
ある。従つて第３図図示回路においてはカソードゲート
ＧＫ＜の電位とカソードＫ１の電位とが何れも上昇する
ため、カソードゲート・カソード間電圧はさほど大きく
ならずＤｖ／Ｄｔ耐量が高くなる。このとき、抵抗Ｒ２
の抵抗値は半導体スイッチとしてのオン電圧、オン抵抗
をあまり大きくしたくない場合には大きくできない。一
方、ＰＮＰＮスイッチ１のゲート点弧感度を高めるため
には抵抗Ｒ１を大きくし、抵抗Ｒ２を小さくすることが
必要である。これらの条件は何れも、Ｄｖ／Ｄｔ耐量を
下げる方向にある。
を示す回路図である。第３図図示の半導体スイッチ１の
一方の主端子であるカソードＫ１に抵抗Ｒ２を接続して
新たなりソートＫ２とし、このカソードＫ２とカソード
ゲートＧＫとに短絡手段である抵拍只，を接続し、また
アノードゲートＧＡとカソードＫ１との間に容量性回路
としてコンデンサＣ１を接続して構成したものである。
この半導体スイッチに急激な立上りの順方向過渡電圧を
印加した場合には、ＰＮＰＮスイッチ１の第２接合容量
を通つて過渡電流が抵払只，に流れカソードゲートＧＫ
“の電位が上昇するが、一方コンデンサＣ１を通つて抵
抗Ｒ２にも過渡電流が流れ込むため、カソードＫ１の電
位も上昇する。ここでＰＮＰＮスイッチ１が誤点弧する
条件はカソードゲート・カソード間電圧がＰＮ接合の活
性電圧（Ｓｉでは０．６〜０．７Ｖ）に到達することで
ある。従つて第３図図示回路においてはカソードゲート
ＧＫ＜の電位とカソードＫ１の電位とが何れも上昇する
ため、カソードゲート・カソード間電圧はさほど大きく
ならずＤｖ／Ｄｔ耐量が高くなる。このとき、抵抗Ｒ２
の抵抗値は半導体スイッチとしてのオン電圧、オン抵抗
をあまり大きくしたくない場合には大きくできない。一
方、ＰＮＰＮスイッチ１のゲート点弧感度を高めるため
には抵抗Ｒ１を大きくし、抵抗Ｒ２を小さくすることが
必要である。これらの条件は何れも、Ｄｖ／Ｄｔ耐量を
下げる方向にある。
しかし、サイリスタ１の第２接合容量をＣ，２としたと
きＣＪ２，Ｒｌ：ＣｌきＲ２ となるようにコンデンサＣ１の値を選べば充分に大きな
Ｄｖ／Ｄｔ耐量を得ることができる。
きＣＪ２，Ｒｌ：ＣｌきＲ２ となるようにコンデンサＣ１の値を選べば充分に大きな
Ｄｖ／Ｄｔ耐量を得ることができる。
これは、急激な過渡電圧が印加されたときに、カソード
ゲートＧＫおよびカソードＫ１に発生する電位がほぼ同
じになることによる。上記のことは温度によつてほとん
ど左右されないから、高温状態においても充分に大きな
Ｄｖ／Ｄｔ耐量をもち、かつゲート点弧感度も高い半導
体スイッチを得ることができる。ただし、第３図図示回
路ではコンデンサＣ１を含むためモノリシックＩＣ化す
るにはあまり適切でない。このことを考慮したのが次に
説明する実施例である。第４図は本発明による半導体ス
イッチの第２の実施例を示す回路図である。
ゲートＧＫおよびカソードＫ１に発生する電位がほぼ同
じになることによる。上記のことは温度によつてほとん
ど左右されないから、高温状態においても充分に大きな
Ｄｖ／Ｄｔ耐量をもち、かつゲート点弧感度も高い半導
体スイッチを得ることができる。ただし、第３図図示回
路ではコンデンサＣ１を含むためモノリシックＩＣ化す
るにはあまり適切でない。このことを考慮したのが次に
説明する実施例である。第４図は本発明による半導体ス
イッチの第２の実施例を示す回路図である。
第４図において第３図と異なるのはＰＮＰＮスイッチ１
の等価的なＰＮＰトランジスタのベース（Ｎベース層）
に接続した容量性回路を３個のダイオードＤｌ，Ｄ２，
Ｄ３と１個のトランジスタＱ３とで構成した点である。
第４図図示回路において、急激な順方向過渡電圧が印加
された場合には、ダイオードＤｌ，Ｄ２，Ｄ３は全て逆
バイアス状態であるため容量として作用し、過渡電流は
ダイオードＤｌ，Ｄ２，Ｄ３およびトランジスタＱ３を
通つて抵抗Ｒ２に流れ込む。このときダイオードＤ２に
流れる過渡電流の一部がトランジスタＱ３のベースに流
れるため、トランジスタＱ３を流れる過渡電流は増幅さ
れて抵抗Ｒ２に流れ込むことになる。従つて、トランジ
スタＱ３の電流増幅率を大きなものにすれば、第３図で
の説明と同様の理由で大きなＤｖ／Ｄｔ耐量を得ること
ができる。ここで、ダイオードＤ１はトランジスタＱ３
が増幅作用を起こすまで若干の遅れ時間を有するのて、
その間を補つて過渡電流を流すためのものである。また
、ダイオードＤ３は繰返し過渡電圧が印加されたときに
、ダイオードＤ２およびトランジスタＱ３のコレクタ・
ベース接合へ蓄積される電荷を速かに放電させて、Ｄｖ
／Ｄｔに対する保護効果を損なわないようにするための
ものである。この第４図図示の半導体スイッチはコンデ
ンサを含んでいないため、ＩＣ化が容易であり、また高
温状態においてもトランジスタの電流増幅率が正の温度
特性をもつているため充分に大きなＤｖ／Ｄｔ耐量が得
られる。第５図は本発明による半導体スイッチの第３の
実施例を示す回路図であり、第４図図示回路に対してダ
イオードＤ４，Ｄ５およびトランジスタＱ４から構成さ
れる電気的短絡手段を追加したものである。
の等価的なＰＮＰトランジスタのベース（Ｎベース層）
に接続した容量性回路を３個のダイオードＤｌ，Ｄ２，
Ｄ３と１個のトランジスタＱ３とで構成した点である。
第４図図示回路において、急激な順方向過渡電圧が印加
された場合には、ダイオードＤｌ，Ｄ２，Ｄ３は全て逆
バイアス状態であるため容量として作用し、過渡電流は
ダイオードＤｌ，Ｄ２，Ｄ３およびトランジスタＱ３を
通つて抵抗Ｒ２に流れ込む。このときダイオードＤ２に
流れる過渡電流の一部がトランジスタＱ３のベースに流
れるため、トランジスタＱ３を流れる過渡電流は増幅さ
れて抵抗Ｒ２に流れ込むことになる。従つて、トランジ
スタＱ３の電流増幅率を大きなものにすれば、第３図で
の説明と同様の理由で大きなＤｖ／Ｄｔ耐量を得ること
ができる。ここで、ダイオードＤ１はトランジスタＱ３
が増幅作用を起こすまで若干の遅れ時間を有するのて、
その間を補つて過渡電流を流すためのものである。また
、ダイオードＤ３は繰返し過渡電圧が印加されたときに
、ダイオードＤ２およびトランジスタＱ３のコレクタ・
ベース接合へ蓄積される電荷を速かに放電させて、Ｄｖ
／Ｄｔに対する保護効果を損なわないようにするための
ものである。この第４図図示の半導体スイッチはコンデ
ンサを含んでいないため、ＩＣ化が容易であり、また高
温状態においてもトランジスタの電流増幅率が正の温度
特性をもつているため充分に大きなＤｖ／Ｄｔ耐量が得
られる。第５図は本発明による半導体スイッチの第３の
実施例を示す回路図であり、第４図図示回路に対してダ
イオードＤ４，Ｄ５およびトランジスタＱ４から構成さ
れる電気的短絡手段を追加したものである。
第５図図示回路においてカソードゲートＧＫと新たなり
ソートＫ２との間に接続した抵抗Ｒ１とトランジスタＯ
との並列回路は種の可変インピーダンス回路となる。す
なわち、通常はトランジスタαは遮断状態にあるためカ
ソードゲートＧＫ−カソードＫ２間のインピーダンスは
抵抗Ｒ１のみとなるが、アノードＡ−カソードＫ２間に
過渡電圧が加わつたときにはダイオードＤ４を通る過渡
電流がトランジスタＱ４のベースに流れ込んでトランジ
スタＱ４が導通状態となるためカソードゲートＧＫ−カ
ソードＫ２間のインピーダンスは非常に小さくなる。従
つて、過渡電圧が加わつたときのカソードゲートＧＫの
電位上昇はほんのわずかとなる。一方、第４図で説明し
たようにトランジスタＯの作用によつて増幅された大き
な過渡電流が抵払只２に流れ込んでカソードＫ１の電位
を上昇させる効果は変わりない。
ソートＫ２との間に接続した抵抗Ｒ１とトランジスタＯ
との並列回路は種の可変インピーダンス回路となる。す
なわち、通常はトランジスタαは遮断状態にあるためカ
ソードゲートＧＫ−カソードＫ２間のインピーダンスは
抵抗Ｒ１のみとなるが、アノードＡ−カソードＫ２間に
過渡電圧が加わつたときにはダイオードＤ４を通る過渡
電流がトランジスタＱ４のベースに流れ込んでトランジ
スタＱ４が導通状態となるためカソードゲートＧＫ−カ
ソードＫ２間のインピーダンスは非常に小さくなる。従
つて、過渡電圧が加わつたときのカソードゲートＧＫの
電位上昇はほんのわずかとなる。一方、第４図で説明し
たようにトランジスタＯの作用によつて増幅された大き
な過渡電流が抵払只２に流れ込んでカソードＫ１の電位
を上昇させる効果は変わりない。
これらのことから第５図の半導体スイッチのＤｖ／Ｄｔ
耐量は非常に大きなものとなる。ここで、ダイオードＤ
５はダイオードＤ４の蓄積電荷の放電用であり、トラン
ジスタＯを始めとする容量性回路にも放電経路を設けて
あるので繰返し過渡電圧が印加されてもＤｖ／Ｄｔ耐量
が減少することはない。また、第５図図示回路では上記
した可変インピーダンスの作用により抵抗Ｒ１がＤｖ／
Ｄｔ耐量にほとんど無関係とるため抵抗Ｒ１をかなり大
きな値にすることができ、その結果ゲート点弧感度およ
びＤｖ／Ｄｔ耐量の何れも非常に高い半導体スイッチが
得られる。
耐量は非常に大きなものとなる。ここで、ダイオードＤ
５はダイオードＤ４の蓄積電荷の放電用であり、トラン
ジスタＯを始めとする容量性回路にも放電経路を設けて
あるので繰返し過渡電圧が印加されてもＤｖ／Ｄｔ耐量
が減少することはない。また、第５図図示回路では上記
した可変インピーダンスの作用により抵抗Ｒ１がＤｖ／
Ｄｔ耐量にほとんど無関係とるため抵抗Ｒ１をかなり大
きな値にすることができ、その結果ゲート点弧感度およ
びＤｖ／Ｄｔ耐量の何れも非常に高い半導体スイッチが
得られる。
さらに、高温状態においても第４図での説明と同様にし
て高いＤｖ／Ｄｔ耐量を維持できる。きれまで述べてき
た特徴に加えて本発明の半導体スイッチでは、抵植Ｂ２
の追加によつてゲートの電位が上昇することからゲート
ターンオフが容易になるという特徴も合わせもつている
。
て高いＤｖ／Ｄｔ耐量を維持できる。きれまで述べてき
た特徴に加えて本発明の半導体スイッチでは、抵植Ｂ２
の追加によつてゲートの電位が上昇することからゲート
ターンオフが容易になるという特徴も合わせもつている
。
また、以上の実施例では容量性回路をＰＮＰＮスイッチ
のＮベース層に接続した例を示したが、Ｎベース層に設
けたマルチコレクタに接続してもよいし、双方向耐圧が
不要な楊合はアノードに接続しても同様の効果が得られ
る。
のＮベース層に接続した例を示したが、Ｎベース層に設
けたマルチコレクタに接続してもよいし、双方向耐圧が
不要な楊合はアノードに接続しても同様の効果が得られ
る。
以上説明した如く、本発明によればゲート点弧感度およ
びｄ■／Ｄｔ耐量が共に非常に高い半導体ｊスイッチが
得られ、これは高温状態においても維持される。
びｄ■／Ｄｔ耐量が共に非常に高い半導体ｊスイッチが
得られ、これは高温状態においても維持される。
また同時にこの半導体スイッチはゲートターンオフが容
易であるという効果も合わせもつている。
易であるという効果も合わせもつている。
第１図は従来のＰＮＰＮスイッチの模形的図示図第２図
は第１図図示スイッチ等価回路図、第３図、第４図、第
５図はそれぞれ本発明による半導体スイッチの第１，第
２，第３の実施例を示す回路図である。 １・・・・・ＰＮＰＮスイッチ、Ａ・・・・・・アノー
ド、Ｋ，Ｋｌ，Ｋ２・・・・・カソード、ＧＡ・・・・
アノードゲート、ＧＫ・・・・・・カソードゲート、Ｒ
ｌ，Ｒ２・・・・・・抵抗、Ｃ１・・・・・コンデンサ
、Ｄ１〜Ｄ５・・・・・・ダイオード、Ｑ１〜Ｑ４・・
・トランジスタ。
は第１図図示スイッチ等価回路図、第３図、第４図、第
５図はそれぞれ本発明による半導体スイッチの第１，第
２，第３の実施例を示す回路図である。 １・・・・・ＰＮＰＮスイッチ、Ａ・・・・・・アノー
ド、Ｋ，Ｋｌ，Ｋ２・・・・・カソード、ＧＡ・・・・
アノードゲート、ＧＫ・・・・・・カソードゲート、Ｒ
ｌ，Ｒ２・・・・・・抵抗、Ｃ１・・・・・コンデンサ
、Ｄ１〜Ｄ５・・・・・・ダイオード、Ｑ１〜Ｑ４・・
・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ＰＮＰＮ４層構造を成すＰＮＰＮスイッチと抵抗、
電気的短絡手段および容量性回路を具備し、上記ＰＮＰ
Ｎスイッチの一方の主端子に上記抵抗の一端を接続して
上記抵抗の他端を新たな主端子と成し、上記抵抗と上記
主端子を含むＰＮＰＮスイッチのＰＮ接合との間を上記
電気的短絡手段によつて短絡し、かつ上記容量性回路を
して上記ＰＮＰＮスイッチに印加された順方向電圧上昇
率を検出し、その変位電流を上記主端子と抵抗との接続
点に流し込むようい構成したことを特徴とする半導体ス
イッチ。 ２ 電気的短絡手段は１個の抵抗から成ることを特徴と
する特許請求の範囲第１項記載の半導体スイッチ。 ３ 電気的短絡手段は１個の抵抗と２個のダイオードお
よび１個のトランジスタから成り、ＰＮＰＮスイッチに
印加された順方向電圧上昇率を検出したときに上記電気
的短絡手段のトランジスタが導通状態になるように構成
したことを特徴とする特許請求の範囲第１項又は第２項
記載の半導体スイッチ。 ４ 容量性回路は１個のコンデンサから成ることを特徴
とする特許請求の範囲第１項又は第２項記載の半導体ス
イッチ。 ５ 容量性回路は３個のダイオードと１個のトランジス
タとから成り、上記容量性回路がＰＮＰＮスイッチに印
加された順方向電圧上昇率による変位電流を増幅するよ
うに構成したことを特徴とする特許請求の範囲第１項又
は第２項記載の半導体スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12258678A JPS6043692B2 (ja) | 1978-10-06 | 1978-10-06 | 半導体スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12258678A JPS6043692B2 (ja) | 1978-10-06 | 1978-10-06 | 半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5550740A JPS5550740A (en) | 1980-04-12 |
| JPS6043692B2 true JPS6043692B2 (ja) | 1985-09-30 |
Family
ID=14839572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12258678A Expired JPS6043692B2 (ja) | 1978-10-06 | 1978-10-06 | 半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043692B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147667A (ja) * | 1984-08-11 | 1986-03-08 | Toyo Electric Mfg Co Ltd | 静電誘導サイリスタの制御回路 |
| JPH0438881Y2 (ja) * | 1985-03-20 | 1992-09-11 | ||
| TW303527B (en) * | 1996-09-09 | 1997-04-21 | Winbond Electronics Corp | Silicon controlled rectifier circuit |
-
1978
- 1978-10-06 JP JP12258678A patent/JPS6043692B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5550740A (en) | 1980-04-12 |
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