JPS6043741A - ウインドウ・アドレサブルメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般的にはメモリ回路に、また特定的にはディ
ジタル信号処理システムに用いられる特別目的のメモリ
回路に係るものである。数値データを、１組成はそれ以
上のディメンションの限界に対するその関係に従って記
憶させなければならないような一般的なりラスの計算上
の問題が存在している。このクラスの問題こそ本発明の
関係するところなのである。

例えば、国勢調査データを処理する場合に、郵便ＺＩＰ
コードの数値範囲によって限定されるような特定の地理
的区域内に居住する特定年令限界内の人口を決定するの
に有用である。明らかに、このような問題はプログラム
可能な汎用ディジクルコンピュータによって容易に処理
できる。典型的には、この問題を直ちに解答する必要は
ないから、通常はコンピュータの動作速度は関係ない。

しかし、より迅速に解答しなければならない同じ一般的
クラスの一他の問題も存在している。若干の場合には、
データ流を受けて処理されるのと［リアルタイム」で、
即ち殆んど直ちに解答が要求されることがある。プログ
ラム型ディジタルコンピュータは、それでも若干のこれ
らの応用の要求を満足させるのに充分に高速であ北がも
知れない。

しかし、他の応用に対しては最高速のプログラム可能な
コンピュータでさえ、含まれる複雑な信号処理問題に対
してリアルタイム解答を与えることはできない。

リアルタイム解答を典型的に必要とする１つの領域は、
パターン認識及び像処理の分野である。

例えば、地球を廻る衛生からの写真データの処理には、
特定の色及び特定の形状を有する領域を識別し、計数す
る必要があろう。パターン認識は、軍用及び商用の両分
野に多くの公知の応用を有している。

本発明が関係している信号処理の型の別の重要な例は、
レーダパルスの処理である。多くの源がらのレーダパル
スの解析は、迅速に、そして信頼できるように取扱うに
は人間のオペレータには複雑過ぎることが多い。典型的
なシステムでは、受信されたレーダ信号は信号を特徴づ
け、完全に限定するディジタルフィールドに前処理され
る。これらのフィールドは到達時間、周波数、パルス振
＋１１、パルス＋ｌ＋、到達角度等々のような情報を含
んでいよう。典型的な応用においては、源が既知であっ
て、信号処理の目的上全く取るに足らないようなこれら
の信号が多く含まれているかも知れない。これらの既知
の源からのこれらの信号の特徴もまた既知であるから、
通常、第１処理段階はこれら既知信号を１つ或はそれ以
上の特定注目対称から濾過して除くことである。この濾
過段階は、地域の特定領域内の選択された年令群内の人
口を見出すことに類似しているが、レーダの例では特定
アイテムはそれ以上の解析を行なうのではなく廃棄する
のである。しかし上記の両部用は環境濾過と考えられる
処理段階の例である。

何れの場合にも、以上の説明から、多くの信号処理応用
に要求される環境濾過段階の型において、プログラム型
コンピュータを用いないような変形への大きいニーズが
存在していることが理解されえるものである。

本発明は、データの複数のディメンションと、記憶され
ている上限及び下限との関係に基づいて、人力データの
アイテムを高速選別できるメモリ回路に係るものである
。本回路は各入力データアイテムと複数対の上限及び下
限を同時に比較し、アイテムがこれらの限界内に入って
いるが否かを表示する。

基本的には、そして要約すれば、本発明のウィンドウ・
アドレサブルメモリ回路は、複数のデータフィールドを
有するデータワードを入力するための入力回路手段、複
数組の上限及び下限を記ｔａするためのメモリ手段、記
憶された複数の上限及び下限と各入力データワードとを
同時比較するデュアルコンパレータ手段、及びデュアル
コンパレータ手段において行なわれた比較の何れかにマ
ツチが存在しているか否がを表示する出力回路手段を具
備している。

詳述すれば、本回路は入力データワードの複数のフィー
ルドを特定する手段をも含んでいる。上限及び下限との
１ヒ幀は別々に、しかし実際には同時に、フィールドに
対して遂行され、その特定組の限界に対するマツチ信号
を発生させるためには全てのフィールドにおいてマツチ
が得られなければならない。換言すれば、入力データア
イテムは、そのデータアイテムの全てのフィールド或は
ディメンションに対する特定限界内に入っていなければ
ならないのである。複数のこれらの比較は異なる組の上
限及び下限に対して同時に遂行され、供給される出力は
使用中の各組の上限及び下限毎に１つずつの７１９のラ
ンチ４言号と、（可れか１つ或はそれ以上の組の限界に
対するマツチが得られたか否かを表わす複数マツチ信号
とからなっている。

本発明の回路は入力データワードのフィールド長を選択
する手段、及び上限及び下限の個々に「ウィンド′つ」
を選択的にイネーブル及びディセーブルする手段をも含
んでいる。またメモリ手段に上限及び下限データをロー
ディング及びアンローディングする手段、及び全長ワー
ドよりも小さいワードを随意に入力できるように入力デ
ータワードをセグメント化する手段をも含んでいる。

本回路はモノリシック形状に製造することを企図するも
のであるが、必ずしもこの型に限定するものではない。

後述の実施例ではメモリ手段は８組までの上限までの上
限及び下限を保持するが、複数の回路をカスケードして
複数の８ウインドウを同一データに同時に適用できるよ
うにしてもよい。

以上の説明から、本発明がディジタル信号処理の分野に
重要な進歩をもたらすものであることが理解されたであ
ろう。即ち、本発明はデータの複数のフィールド或はデ
ィメンションと、対応する複数の組の上限及び下限との
間の関係に従ってデータを選別する高速回路を提供する
ものである。

本発明の他の面及び長所は以下の添付図面を参照しての
説明から明白になるであろう。

例示の目的の図面に示すように、本発明は統計その他の
データの処理に用いられるディジタルメモリ回路に関す
るものである。データを複数のデイメンションの上限及
び下限のウィンドウに関して選別或は濾過したい場合が
多い。この選別プロセスはディジクルコンピュータによ
って遂行させることは可能であるが、す′アルタイムレ
スポンスを必要とする若干の応用に対してはコンピュー
タ処理時間がかかり過ぎるかも知れない。

本発明によれば、極めて高速で比較を遂行できる特別目
的回路において、データと複数の組の上限及び下限とを
同時に比較することが可能である。

若干の応用においては、全てのディメンションにおいて
規定されたウィンドウ限界内に入るデータは、それ以上
の処理のために保持される。他の応用においては、規定
されたウィンドウ限界内に入るデータが廃棄され、残さ
れたデータがその後の処理のために保持される。

第１図は参照番号１０で示すウィンドウメモリ回路の基
本ファンクションを示す。１２で示すように、回路は４
８ビツトの入力ワードのシーケンスを受ける。勿論、入
力ワードのサイズは制限要因ではないことを理解された
い。ブロック１４で示すように、各入力ワードは、回路
内に記憶させである８組までの上限及び下限と比較され
る。入力ワードが８組の上限及び下限内に入っているが
どうかを表わすマツチ信号が８本の出力ライン１６に供
給される。また８組の限界の何れかにマツチが得られた
かどうかを表わす単一の複合マツチ信号もライン１８に
供給される。

詳細を後述するように、回路１０はフィールド長制御レ
ジスタ２０、及びウィンドウイネーブルレジスタ２２も
含んでいる。フィールド長制御レジスタ２０は４８ビツ
トのデータワードをどのようにデータの論理フィールド
に分割するかを限定する。図示の例では、４ビツトずつ
の１２フイールドであっても、或は４ビツトの倍数ずつ
のそれより少ないフィールド数であってもよい。フィー
ルド長制御レジスタ２０はデータワードの、及び対応上
限及び下限のフィールドバウンダリを限定する。

１４ＩＵ？、ｌイア　）”）　、７　ＦＬｚｆ７”／１
ｚＪ−ＥＩＪ　ｌ’５−（ＷＡＭ）回路の詳細を示す。

主成分はデュアルコンパレータ２４、複数組の上限及び
下限を記憶するためのランダムアクセスメモリ２５、入
力データレジスタ２６、入力レジスタ制御ロジック２８
、ウィンドウイネーブルロジック３０、マツチＯＲロジ
ック３２、マツチレジスタ３４、及びファンクション制
御及び入力制御ロジック３６である。

データはライン１２を通して入力レジスタ２６へ入力さ
れ、入力レジスタ制御ロジック２８を通してデュアルコ
ンパレータ２４へ入力される。

人力レジスタ制御ロジック２８は上限及び下限データを
メモリ２５へ伝送し、また新らしいデータをフィールド
長制御レジスタ２０とウィンドウイネーブルレジスタ２
２とへ伝送ず翼ようにも働く。

回路の種々のファンクションの選択は後述するように複
数の制御ライン３８と、破線４０及び４２で示すように
ファンクション制御及び入力制御ロジック３６とによっ
て遂行される。

回路１０が入力データのアイテムの比較を遂行するよう
に指令されると、デュアルコンパレータ２４は入力デー
タワードと各組の上限及び下限とを比較する。もしデー
タワードの何れのフィールドもそのフィールドの上限及
び下限内に入っていなげれば、この比較の結果としてマ
ツチが得られなかったことになる。フィールド長制御レ
ジスタ２０の機能は、データワードのフィールドを限定
することである。フィールド長制御レジスタの各ビット
は、データワードの隣接する２つの４ピッ１−セグメン
ト間のバウンダリに対応している。もしレジスタビット
が「１」であれば、これは１つの４ビツトセグメントの
次にデータフィールドが続いていることを表わしている
。もしレジスタビットが「０」であれば、これはデータ
フィールドバウンダリを表わしている。バウンダリの右
のビット位置はそのデータフィールドの最上位ビットと
して扱われ、バウンダリの左のビットは次のデータフィ
ールドの最下位ビットとして取扱われる。

ウィンドウイネーブルレジスタ２２ばマスクレジスタで
あって、ユーザーが回路を検査したり、各８ウインドウ
比較の結果を無視したりできるようにする。ウィンドウ
イネーブルロジック３０は基本的には複数のＡＮＤゲー
トである。各Ａ　Ｎ　ＤゲーＩ−の一方の入力はマツチ
出力から導かれたものであり、他方の入力はウィンドウ
イネーブルレジスタから導かれたものである。

デュアルコンパレータ２４は、本発明の現在では好まし
い実施例では、複数対の減算回路として作られており、
各回路の一方の人力は人力データワードである。各対の
減算回路の他方の入力はそれぞれメモリ２５から取出さ
れた１　ｋｉｔのウィンドウデータの上限及び下限であ
る。１対の回路の一方の減算回路からの適切な信号はそ
のデータが上限よりも少ないか或は等しいことを示し、
その対の他方の減算回路からの信号はそのデータが下限
よりも大きいか或は等しいことを示している。２つの信
号は論理積され、その特定のウィンドウに対するマツチ
信号が作られる。同し動作が他の７つのウィンドウに対
して同時に遂行され、８つのマツチ信号はウィンドウイ
ネーブルロジック３０に、次でマンチレシスタ３４に印
加される。入力ワードのデータフィールドは可変であり
、フィールド長制御しジスク２０を変えることによって
再限定できる。前述のように、レジスタ２０の結果はデ
ータワードの若干の指定ビット、及び上限及び下限ワー
ドを、それらがあるフィールドの最上ピッ１〜であるか
の如く取扱うことである。コンパレーク２４の動作中は
、別々の各フィールドの減算の結果が正である場合のみ
減算の結果が正となる。換言すれば、もし１つのフィー
ルドが限界外にあれば、全データワードが限界外にある
ものとされるのである。

以上にＷへＭ回路の機能をやや詳細に説明したので本回
路の応用は理解できるであろう。第２図は３つの空間デ
ィメンションＸ、Ｙ及びＺ内の座標に関するデータの処
理への回路の応用をグラフインク形状で示すものである
。Ｘ方向の上限及び下限はそれぞれＸＵ及びＸＬであり
、Ｙ及びＺ方向の上限及び下限はそれぞれＹｕ　、Ｙｔ
　、Ｚｕ及びＺＬである。もし人力データが３つのディ
メンションの座標の組からなっているならば、マツチ信
号は第２図に５０で示されている矩形の箱の内側に入る
座標組に対してのみ、３つの空間ディメンションに対応
するライン１８上に３つのピッＩ・とじて得られること
になる。これらの座標は、特定の問題の要求に依存して
、廃棄されるか或はそれ以上の処理が行なわれる。勿論
ＷＡＭ回路は空間ディメンションの形状のデータの処理
に限定されるものではないことを理解されたい。データ
の「デイメンショナル」特性は、周波数、方向、振巾或
は時間のような物理的変数；年令、地理的領域、宗派、
職業、或は収入のような人口学的変数；或は他のどのよ
うな型の変数であっても差支えない。

第３図はＷＡＭ回路の別の応用を示すものであって、こ
の場合はレーダ信号パルスをそれらの物理的特性に従っ
て選別するための回路である。図示の回路では、データ
ばライン５２から毎秒２メガパルスのような極めて高速
で受信される。各パルスは先ずディジタル形状に処理さ
れ、合計７２ヒントのデータに限定され、その中の２４
ピントばパルスの到着時間を記憶するために用いられる
。

残りの４８ビツトは完全にパルスを、従ってその源を特
徴づけるものである。図示の応用では、特性が前以て知
られていないパルスに注意を集めたいものである。この
ストリーム内には既知の源から得られた若干のパルスが
含まれていようから、それらの処理は重要ではないかも
知れない。従って、それらの特性即ち「ディメンション
」によって識別されるこれらの既知パルスを除外するこ
とが望ましく、このような仕事に木ＷＡＭ回路が極めて
良く適しているのである。

ライン５２上の入力はマルチプレクサとして働くスイッ
チチップ５４を通ってＷＡＭチップ５Ｇに印加され、前
述のように処理される。この例では、４８ビツトのデー
タは帯域、周波数、パルス振巾、パルス＋＋］、到達角
度、及び１組のフラクビソトを含む合計６つのフィール
ドに分割される。

ＷＡＭチップ５６及びスイッチチップ５４の動作ば制御
チップ５８によって指令される。制御チップ５８は既知
のレーダ源に関する上限及び下限をＷＡＭチップ５６内
に記憶させる責任を持っている。これらの上限及び下限
はライン６０を通してスイッチチップ５４に、次でＷＡ
Ｍチップ５６に伝送される。同時に制御信号がライン６
４を通してＷＡＭチップ５６に伝送され、比較されるデ
ータではなく限界データを受けて記憶するようにＷＡＭ
チップ５６に指令する。ライン６６にマツチ信号が発生
するのは、限界のウィンドウの１つに対してマツチが見
出されたからである。ライン６６上の信号はバッファメ
モリチップ６８において現在処理されているパルスに関
する情報の記憶を禁止させるのに使用される（バッファ
メモリチップ６８にはライン５２上の入力データも印加
されている）。従ってライン７０上のバッファメモリチ
ップ６８からの出力は、ＷＡＭチップ５６内に記ｔαさ
れている複数の限界の何れにも適合しなかった特性を有
するパルスだけを表わしている。

ライン７０上の情報はヒストグラマ回路（図示せず）に
おける計数のような、爾後の処理を行なうことができる
。ＷＡＭチップ５６は到来データに対してリアルタイム
で極めて高速な濾過段階を遂行する。これはありふれた
処理方法ではレスポンスの速さを大きく犠牲にしなけれ
ば達成できなかったものである。

第５図は、第４図に示す主成分以外のものも含む全ＷＡ
Ｍ回路のブロックダイアダラムである。

ファンクション制御及び入力制御ロジック３６は３つの
レジスタ７４．７５及び７６を含んでいる（これらのレ
ジスタに関しては第６図を参照して後述する）。制御ラ
イン３８は１本の指令禁止＋１ライン７８．３本の入力
データレジスタ制御ライン８０１６本のファンクション
選択ライン８２及び５本の入力選択ライン８４を含み、
これらは全て第１のレジスタ７４への入力である。制御
卸ロジック３６はタイミングシーケンサとして働き、ラ
イン４０上に入力レジスタ２６を制御する制御信号を、
ライン４２上にフィールド長制御レジスタ２０のローデ
ィングとウィンドウイネーブルレジスタ２２を制御する
制御信号を、そしてラ　ツ；１・ｌ□ イン８６上にマツチレジスタ３４のローディングを制御
する制御信号を発生する。

更に、制御ロジック３６はライン８８上にトライステー
ト制御ロジック９０への制御信号を発生ずる。トライス
テート制御ロジック９０は４８ピッ１−トライステート
出力レジスタ９２を制御する。

出力レジスタ９４はライン９４を通してメモリから入力
を受け、ライン４６上にデータ入力ライン１２への出力
を発生ずる。データ入力ラインは１６ビツトずつの３つ
セグメントとして示しである。トライステート出力レジ
スタ９２はメモリ２５からの出力通路を提供しており、
回路のユーザーがメモリ内に記憶されている上限及び下
限を読むことができるようになっている。トライステー
　ｌ−レジスタデバイスは、回路への外部接続が、例え
ば異なる時点における入力及び出力のように、２つ或は
それ以上の別々の目的に用いられる場合にディジタル回
路設計では広く用いられているものである。例えば、ト
ライステート出力レジスタ９２は、入力ラインに入力デ
ータが印加されている場合には入力ライン１２へ高いイ
ンピーダンスを呈するが、出力データがメモリ２５から
入力ライン１２ａ、１２ｂ、及び１２Ｃへ伝送されつつ
ある場合には比較的低インピーダンス通路となる。

マツチレジスタ３４からのマツチ信号出力を取扱う場合
にもトライステートデバイスが用いられている。複数の
ＷＡＭ回路をカスケードしてより多（のウィンドウを設
けて入力データと比較する場合、マツチが見出されたか
否かを決定するためにユーザーは随意に各回路を別々に
アドレスできるようになっている。この目的のために、
各回路にはチップアドレスを割当てることが可能で、こ
のチップアドレスはチップアドレスレジスタ１００の中
に記憶されている。出力イネーブル比較回路１０２はこ
のローカルチップアドレスと、１組の出力選択ライン１
０４によって選択されたチ・ノブアドレスとを比較する
。出力選択ライン１０４はレジスタ１０６に、それから
出力イネーブル比較回路に接続されている。もし出力チ
・ノブアドレスを比較してマツチが見出されると、ライ
ン１０８を通してマツチ信号が透過フリップフロップ１
１０に、次でトライステートバッファ１１４を制御する
トライステー１・制御回路１１２に伝送される。

マソチバッファ１１４はマツチレジスタ３４の内容を受
けるように接続されており、トライステート制御回路１
１２から適切に指令されるとマツチレジスタの内容を出
力ライン１１６に出力する。

従って、トライステートバッファ１１４が出力ライン１
１６にマツチ信号を出力する前に、回路はライン１０４
上の出力選択信号によって適切にアドレスされていなけ
ればならない。

２つのトライステー１−制御回路９０及び１１２は入ツ
ノとしてＲ３と名付けられたりセット信号、イネーブル
信号ラインＥＮＩ、及び補助制御ラインＡＵＸを含んで
いる。ＥＮＩ及びＡＵＸ信号は、本発明には関係のない
特別な保持動作モードのみに用いられる。リセット信号
Ｒ３はトライステート出力を高インピーダンスならしめ
、遅れたりセント信号を発生ずる。この遅れたりセント
信号はウィンドウイネーブルレジスタ２２、制御回路３
６内の制御レジスタ７４、マツチレジスタ３４及びトラ
イステート出力レジスタ９２に印加される。

第５図ではレジスタ７４、レジスタ７６の一部、出力選
択レジスタ１０６、フリップフロップ１１０、及びマツ
チレジスタ３４は全て透過レジスタと名付けである。回
路設計のこの面は本発明に直接関連はないが、回路のユ
ーザーにとっては重要な詳細なタイミングに関して関係
がある。これらのレジスタはそれらの入力と出力との間
に実際的に時間遅延を与えることがないので、タイミン
グ的に透過的なのである。本発明の好ましい実施例では
、５つの各透過レジスタは、回路のユーザーが利用可能
な分離した制御信号（図示せず）によって選択的に非透
過にすることができる。この透過性制御はＷＡＭ回路の
若干の応用には望ましいものであろう。基本的には、レ
ジスタの透過性制御は、回路の特定応用に密接的に関係
する選択的操作であった・ 最後に第６図を参照してファンクション制御及　”び人
力制御ロジック３６　（第４図）を説明する。

制御ライン８０．８２及び８４、及び指令禁止ライン７
８は全てレジスタ７４　（制御レジスタ＃１とも呼ぶ）
への入力になっている。レジスタ７４からの出力は、ロ
ード指令デコーダ１２０、デコードロジック１２２、及
び入カチソプアドレスコンパレータ１２４に種々に接続
されている。ＩＣ０１ＩＣＩ及びＩＣ２と名イ１げられ
ている制御ライン８０から導かれる人力レジスタ制御信
号は指令禁止信号１１と共にロード指令デコーダ１２０
に印加され、デコーダはライン１２６上にセグメントＭ
ＵＸ制御信月と、ライン１２８．１２９及び１３０上に
３つのセグメントイネーブル信号を発生ずる。入力指令
コードの種々の組合わせの意味は次の表■の通りである
。

表　■ ファンクション　ＩＣＯＩＣＩ　ＩＣ２全てのセグメン
トをロードし　１　０　０て処理せよ セグメント１をロードして処　１　０　１理せよ セグメント２をロードして処　１　１　０理せよ セグメンｌ−３をロードして処　１　１　１理せよ １１！（動作（ＮＯＩ））　０　０　０セグメン１〜１
をロードし、　０　０　１内部ＮＯＰ セグメン１−２をロードし、　０　１　０内部ＮＯＰ セグメント３をロードし、　Ｏ１ｌ 内部ＮＯＰ ロード指令デコーダ１２０の論理の詳細は表■のファン
クションから明白であろうが、完全を期すために説明し
ておく。先ず、セグメント＃２或いはセグメント＃３が
別々にロードされる時だけＩＣＩが論理「１」であるの
で、ライン１２６上のセグメン）　Ｍ　ＴＪ　Ｘ制御信
号はＩＣ１制御信号から直接導かれる。セグメント＃１
を別個にロードするためにはセグメント＃１用の１６本
の人力ライン１２ａ（第５図）に入力データを印加する
。

セグメン１〜＃２だけ、或いはセグメント＃３だけに入
力するのにはセグメント＃１人カライン１２ａにもデー
タを印加するが、データは適切な入力レジスフセグメン
トに向かわせなければならない。

これは２つのマルチプレクサ１３２及び１３３によって
行う。これらのマルチプレクサは通常は入力ライン１２
ｂ及び１２Ｃからのデータをそれぞれ対応入力レジスタ
段に伝送するようにスイッチされている。ロード指令デ
コーダ１２０からライン１２６を通して論理「１」信号
がマルチプレクサに印加されると、マルチプレクサはセ
グメント＃１人カライン１２ａからのデータを受入れる
ようにスイッチされる。

セグメントイネーブル制御信号５ＩＥＮ、３２ＥＮ、及
び３３ＥＮを発生させる論理式は次の通りである。

Ｓ　ＩＥＮ＝ＦＡＮＤｌ　十ＦＡＮＤ２　；３２ＥＮ＝
ＦＡＮＤｌ十ＦＡＮＤ３　；及び５３ＥＮ＝ＦＡＮＤ１
＋ＦＡＮＤ４　；ここに ＦＡＮＤ１＝　（Ｉ　Ｉ）　・　（ＩＣ２）　・　（Ｉ
ＣＩ）　・（ＩＣＯ）ｉ ＦＡＮＤ２＝　（Ｉ　Ｊ）−（ＩＣＩ）　・　（ＩＣＯ
）；ＦＡＮＤ３＝　（Ｉ　ｌ）　・　（ＩＣＩ）−（Ｉ
ＣＯ’）；及び ＦＡＮＤ４＝　（Ｉ　Ｉ）−（ＩＣＩ）　・　（ＩＣＯ
）である。宇土ＮｊＡ（＞は信号の反転ｒ！１１ちｒ　
Ｎ　ＯＴＪを表し、ドツト（・）は論理積即らＡＮＤ機
能を、また加算符号（＋）は論理和即ちＯＲ機能を表し
ている。　１粍、 入力選択制御ライン８４は第１のレジスタ７４から入力
チップアドレスコンパレータ１２４に達している。大カ
チソプアドレスコンパレータ１２４は、アドレスコンパ
レータ１０２（第５図）が出力のために働くのと同じよ
うに、人力のために同じファンクションを遂行する。も
し人力選択ライン８４上にコード化されたアドレスがチ
ップアドレスレジスタ１００内のアドレスとマツチすれ
ば、入力チップアトレスコード１２４からライン１３４
上にチップイネーブル信号が供給され、動作デコードロ
ジック１２２に印加される。

動作デコードロジック１２２は入力として６木の選択ラ
イン８２　（ＩＦＯ〜ＩＦ５）、デツプイネーブルライ
ン１３４、指令禁止ライン７８、及び入力選択ライン８
０　（ＩＣ２）を受けている。

動作デコーｌ′ロジック１２２は次の表Ｈに示すファン
クションに従って制御信号出力を発生ずる。

すＡ ファンクション 選択されたチップのウィンドウＮの上限をロードせよ選
択されたチップのウィンドウＮの下限をロードせよ選択
されたチップのウィンドウＮの上限を読め選択されたチ
ップのウィンドウＮの下限を読め何れかのチップのウィ
ンドウＮの上限をロードせよ何れかのチップのウィンド
ウＮの下限をロードせよ選択されたチップのフィールド
長制御レジスタをロードせよ何れかのチップのフィール
ド長制御レジスタをロードせよ選択されたチップのウィ
ンドウイネーブル制御レジスタをロードせよ 何れかのチップのウィンドウイネーブル制御レジスタを
ロートせよ 選択されたチップのデータを比較せよ （マンチレジスタ内ヘロードせよ） 何れかのチップのデータを比較せよ （マツチレジスタ内ヘロードせよ） 内部無動作（ＮＯＰ） １Ｆ５　ｉＦ４　］Ｆ３　ＩＦ２　１ＦＩ　ＩＦＯＸ　
１　１　Ａ２　ＡＩ　八〇 Ｘｌｌ　八２　＾１　八〇 １　０　１　Ａ２　＾Ｉ　ＡＯ ｌ　０　〇　八２　Ａｌ　八〇 ０　１　１　Ａ２　ＡＩ　Ａｏ ｏ　１　０　Ａ２　八１　ＡＯ ０ＸＯＩＯ ０００１０ ０ＸＯＯＩ ００００１ ＱＸＯＩＩ ００００１　１ ｏｏｏｏｏ。

動作デコードロジック１２２は制御レジスタ＃２７５へ
伝達する１０個の出力信号を発生ずる。

これらにはファンクション制御ラインＩＦＯ〜ＩＩ？３
から直接尋かれる４本のライン１３６、及び指令禁止ラ
イン７８から直接ｎかれる１木のライン１３８も含まれ
ている。動作デコードロジック１２２の他の５つの出力
はり一トメモリライン１４０　（ＲＥＡＤＥＮ）　、ラ
イトメモリライン１４２　（ＷＲＩ　ＴＥＮ）　、フィ
ールド長ロードライフ１４４　（ＦＬＴＨＬＤ）　、ラ
イフドウイネーブルロードラインｌ　４６　（ＷＢＮ　
Ｉ＝　Ｉ））　、及び比較ライン１４８　（ＣＯＭＰＡ
Ｒ）である。これらの信号は２、第２のレジスタ７５を
通過した後に、次のようにして制御信号として使用され
る。メモリ制御信号であるリードメモリライン１４０及
びライトメモリライン１４２ば遂行すべきメモリファン
クションを担持しており、ライン１３６はメモリアドレ
スを担持している。ファンクション人力１．Ｆ３から導
かれたラインは上限或いは下限を含んでいるメモリアド
レスがアドレスされるべきか否かを表し、ＩＦＯ〜ＩＦ
２から導かれたラインはアドレスされているウィンドウ
番号（０乃至７）を表している。フィールド長制御レジ
スタ２０のローディングは制御ライン１４４上の信号に
よって開始され、ウィンドウイネーブルレジスタのロー
ディングは制御ライン１４゛６上の信号によって開始さ
れる。

残る２つの制御信号はレジスタ＃２７５から導かれる。

ライン１４８上の比較信号はレジスタ＃３７６へ伝送さ
れ、ライン８６上のイネーブル信号として出力されてマ
ツチレジスタ３４をロードする。最後に、ライン１４０
上のリードメモリ信号及び指令禁止ライン１３８上の信
号もレジスタ７６に印加されてトライステート出力をイ
ネーブルさせるライン８８上の信号として出力され、メ
モリからのデータが入力ライン１２上に読出され得るよ
うにする。

これらのファンクションを遂行させるのに必要な詳細な
ロジックは次の論理式によって定義されている。

ＲＥＡＤＩＥＮ＝　（＝「「）　・　（ＩＣ２）　・　
（ＩＦ４）　・（Ｉ　Ｆ　５　）　・　（＾ＩＩＲＥＮ
　）　；ＷＲＩＴＥＮ−（’ＷＲＴＡＮＤ　）　・（Ｍ
ｌマンＯＩｌｉ　）　１ＷＲＴＡＮＤ＝　（Ｉ　Ｉ　）
　・　（ＩＣ２）　・　（ＩＦ４）；ＷＲＴＯＲ＝　（
ＡＤＲＨＮ　）＋　（Ｉ　Ｆ　５）　；０ＴＩＩＲ＝’
　（０ＴＩＩＩＩＡＮＩＩ　）　−（０ＴＩＩＲＯＲ）
　；０ＴＩＩＩ？ＡＮＤ　７（Ｉ　Ｉ）　・（ＩＣ２）
　−（ＩＦ２）　−（ＩＣ４）　・　（ＩＦ５）　； ０１’１ｌＲＯＲ−（八〇ＲＥＮ）　＋　（Ｉ　Ｆ　３
）　；ＦＬＹＩＩＬＤ＝’　（０ＴＩＩＲ）　・　（Ｉ
ＦＯ）　・　（１，Ｆｌ）；Ｃ０Ｍ１ｌＡＲ＝　（０Ｔ
ＩＩＲ’）　−（ＩＦＯ）　・（１’Ｆｌ）　；ＷＩＥ
ＮＬＤ　＝　（０ＴＩＩＲ）　・（Ｉ　Ｆ　Ｏ）　・（
１Ｆｌ）；ＡＤＲＥＮはライン１３４上に供給されるア
ドレスイネーブル信号である。ＷＲＴＡＮＤ、ＷＲ”ｌ
”０ＲＸＯＴＨＲ，０ＴＨＲＡＮＤ、及びＯＴ　ＨＲＯ
Ｒは論理式に示されているように用いられる中間信号で
ある。

以上の説明から、本発明が若干の型の信号処理システム
に用いられるメモリ回路の分野において重要な前進をも
たらしていることが理解されたであろう。即ち、本発明
は予め規定された上限及び下限のウィンドウに対してデ
ータを濾過するための高速回路を提供しているのである
。データは複数のフィールド或いはディメンションを含
んでいてよく、また比較は複数の限界ウィンドウに対し
て同時に遂行される。説明の目的上本発明の特定の実施
例の詳細を説明したが、本発明の思想及び範囲から逸脱
することなく種々の変更を施し得ることも明白であろう
。従って本発明はこの実施例に限定されるものではない
ことを理解されたい。

【図面の簡単な説明】

第１図は本発明によるウィンドウ・アトレザプルメモリ
回路の［１１広いファンクションを示すブロックダイア
グラムであり、 第２図は本ウィンドウ・アトレザプルメモリ回路の応用
例を説明する立体的グラフであり、第３図は本ウィンド
ウ・アトレザプルメモリ回路の別の応用であるレーダパ
ルスの選別のための簡易ブロックダイアダラムであり、
　Ｉｉξ１第４図は本ウィンドウ・アトレザプルメモリ
回路の主成分を示すブロックダイアグラムであり、第５
図は本ウィンドウ・アトレザプルメモリ回路の附加成分
を示す第４図と類似のブロックダイアグラムであり、そ
して 第６図は本ウィンドウ・アトレザプルメモリ回路に用い
られている制御ロジックの詳細を示す論理図である。 １０．５６・・・ウィンドウ・アドレサブルメモリ　（
ＷへＭ）回路、１２．５２・・・入力ライ−ン、１４・
・・上／下限比較回路、１６．６４・・・マツチ信号出
力ライン、１８・・・複合マツチ信号出力ライン、２０
・・・フィールド長制御レジスタ、２２・・・ウィンド
ウイネーブルレジスタ、２４・・・デュアルコンパレー
ク、２５・・・ランダムアクセスメモリ　（ＲＡＭ）　
、２６・・・入力データレジスタ、２８・・・入力レジ
スタ制御ロジック、３０・・・ウィンドウイネーブルロ
ジック、３２・・・マン−１−ＯＲロジック、３４・・
・マツチレジスタ、３６・・・ファンクション制御及び
入力制御ロジック、３Ｂ、、１０゜４２．４６，６０，
６４，７８，８０，８２゜８４．８６，８８，９４，１
０４，１０８，１２６゜１２８．１２９，１３０，１３
４，１３６，１３８゜１４０．１４２，１４４．　１４
６．１４８　・　・　・制御ライン、５４・・・スイッ
チ、５８・・・制御卸回路、６８・・・バッファメモリ
、７０．１１６・・・出力ライン、７４，７５．７６・
・・レジスタ、９０，１１２・・・トライステート制御
ロジック、９２・・・トライステート出力レジスタ、１
００・・・チップアドレスレジスタ、１０２・・・出力
イネーブル比較回路、１０６・・・レジスタ、１１０・
・・フリップフロップ、１１４・・・ｌ・ライステート
マソチバ・ノファ、１２０・・・ロード指令デコーダ、
１２２・・・動作デコードロジック、１２４・・・入力
チップアドレスコンパレータ、１３２，１３３・・・マ
ルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 ■）　複数のデータフィールドを有するデータワードを
   入力するだめの入力回路手段； 複数組の上限及び下限を記憶するメモリ、手段；記憶さ
   れた複数の上限及び下限と各人力データワードとを同時
   に比較するケユアルコンパレータ手段；及び 前記デュアルコンパレータ手段において行われた比較の
   何れかにマツチが存在したことを表示する出力回路手段 を具備するウィンドウ・アドレサブルメモリ回路。 ２）　前記出力回路手段が、 ｌビットが複数組の上限及び下限のそれぞれに対応して
   いるマルチビットマツチレジスタ；及び 前記マルチビットレジスタの複数ビットの論理的組合せ
   として導びかれる単一の出力ラインを含んでいることを
   特徴とする特許請求の範囲１に記載のウィンドウ・アド
   レサブルメモリ回路。 ３）前記出力回路手段が、 １ビツトが複数組の上限及び下限のそれぞれに対応して
   いるマルチビットマツチレジスタ；前記マルチレジスタ
   と同一ビット数を有するウィンドウイネーブルレジスタ
   ； 前記ウィンドウイネーブルレジスタの内容と前記デュア
   ルコンパレータ手段の出力とを論理的に組合せてその結
   果を前記マツチレジスタに伝送し、それによって前記デ
   ュアルコンパレータ手段からの出力の選択されたビット
   だけが前記マツチレジスタに結合されるようにするウィ
   ンドウイネーブルロジック；及び 前記ウィンドウイネーブルレジスタを選択的にロードす
   る手段 を含んでいることを特徴とする特許請求の範囲１に記載
   のウィンドウ・アドレサブルメモリ回路。 ４）前記出力回路手段が、 前記マツチレジスタと同一ビット数を有するウィンドウ
   イネーブルレジスタ； 前記ウィンドウイネーブルレジスタの内容と前記デュア
   ルコンパレータ手段の出力とを論理的に組合せてその結
   果を前記マツチレジスタにｆｚ＝送し、それによって前
   記デュアルコンパレータ手段からの出力の選択されたビ
   ットだけが前記マツチレジスタに結合されるようにする
   ウィンドウイネーブルロジック；及び 前記ウィンドウイネーブルレジスタを選択的にロードす
   る手段 をも含んでいることを特徴とする特許請求の範囲２に記
   載のウィンドウ・アドレサブルメモリ回ｆ＋作。 ５）　入力データワードに、上限及び下限組にデータフ
   ィールドの長さを限定するフィールド長制御レジスタ；
   及び 前記フィールド長制御レジスタ内に新らしいフィールド
   長制御情報をロードする手段をも含んでいることを特徴
   とする特許請求の範囲４に記載のウィンドウ・アトレザ
   プルメモリ回路。 ６）入力データワードに、及び上限及び下限組にデータ
   フィールドの長さを限定するフィールド長制御レジスタ
   ；及び 前記フィールド長制御レジスタ内に新らしいフィールド
   長制御情報をロードする手段をも含んでいることを特徴
   とする特許請求の範囲１に記載のウィンドウ・アトレザ
   プルメモリ回路。 ７）　前記メモリ手段内に書込み、また該メモリ手段か
   ら読出すための手段をも含んでいることを特徴とする特
   許請求の範囲工に記載のウィンドウ・アトレザプルメモ
   リ回路。 ８）　前記メモリ手段内に書込み、該メモリ手段がら読
   出す手段が、この目的のために前記入力回路手段を用い
   ていることを特徴とする特許請求の範囲７に記載のウィ
   ンドウ・アトレザプルメモリ回路。 ９）　前記メモリ手段内に書込み、また該メモリ手段か
   ら読出ずための手段をも含んでいることを特徴とする特
   許請求の範囲５に記載のウィンドウ・アトレザプルメモ
   リ回路。 １０）前記メモリ手段内に書込み、該メモリ手段から読
   出ず手段が、この目的のために前記入力回路手段を用い
   ていることを特徴とする特許請求の範囲９に記載のウィ
   ンドウ・アトレザプルメモリ回路。 １１）前記入力回路手段が、一度に全データワードのあ
   るセグメントだけを入力する手段を含んでいることを特
   徴とする特許請求の範囲１に記載のウィンドウ・アトレ
   ザプルメモリ回路。 １２）前記入力回路手段が、一度に全データワードのあ
   るセグメントだけを入力する手段を含んでいることを特
   徴とする特許請求の範囲１０に記載のウィンドウ・アト
   レザプルメモリ回路。 １３）複数（Ｎ）のデータフィールドを有するデータワ
   ードを入力するための入力回路； 複数（Ｍ）組の上限及び下限を記４＜１するランダムア
   クセスメモリ； 記１．シされた複数の上限及び下限と各入力データワー
   ドとを同時に比較するデュアルコンパレーク； 前記デュアルコンパレータに結合されていて、データワ
   ードと上限及び下限とにＮデータフィールドの長さを限
   定するフィールド長制御レジスタ； 前記デュアルコンパレータにおいて行なわれた比較の結
   果を選択的にイネーブルさせるウィンドウイネーブルレ
   ジスタ； 前記デュアルコンパレータにおいて行なわれた比較及び
   前記ウィンドウイネーブルレジスタにおける選択の結果
   をレジスタするマツチレジスタ；及び 前記入力回路及び前記デュアルコンパレータの動作を制
   御する制御手段 を具備するウィンドウ・アトレザプルメモリ回路。 １４）前記入力回路が、前記ランダムアクセスメモリか
   ら上限及び下限を読出すためにも用いられ；そして 前記制御手段が、前記ランダムアクセスメモリの出力動
   作を選択する手段を含んでいることを特徴とする特許請
   求の範囲１３に記載のウィンドウ・アトレザプルメモリ
   回路。 １５）前記入力回路が、前記ランダムアクセスメモリへ
   上限及び下限を入力するために、前記フィールド長制御
   レジスタ及び前記ウィンドウイネーブルレジスタへ新ら
   しい情報を入力するためとに用いられ；そして 前記制御手段が、前記入力回路にどの人力動作を遂行さ
   せるのかを選択する手段を含んでいる ことを特徴とする特許請求の範囲１３に記載のウィンド
   ウ・アトレザプルメモリ回路。 １６）前記入力回路が、前記ランダムアクセスメモリか
   ら上限及び下限を読出ずためにも用いられ；そして 前記制御手段が、前記ランダムアクセスメモリの出力動
   作を選択する手段を含んでいることを特徴とする特許請
   求の範囲１５に記載のウィンドウ・アトレザプルメモリ
   回路。 １７）　前記マツチレジスタに結合されているトライス
   テートバッファ手段； 所定の回路アドレスと、制御ラインを通して前記ウィン
   ドウ・アトレザプルメモリ回路に供給される回路アドレ
   スを比較する回路アドレス比較手段；及び 前記アドレス比較手段がマツチを見出した時に前記マツ
   チレジスタの内容を出力できるように前記トライステー
   トバッファ手段を制御し、それによって複数のウィンド
   ウ・アトレザプルメモリ回路のカスケードを容易ならし
   める手段をも含んでいることを特徴とする特許請求の範
   囲１３に記載のウィンドウ・アトレザプルメモリ回路。 ・）（・