JPS6044490U - インバ−タの制御装置 - Google Patents

インバ−タの制御装置

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Publication number
JPS6044490U
JPS6044490U JP13485583U JP13485583U JPS6044490U JP S6044490 U JPS6044490 U JP S6044490U JP 13485583 U JP13485583 U JP 13485583U JP 13485583 U JP13485583 U JP 13485583U JP S6044490 U JPS6044490 U JP S6044490U
Authority
JP
Japan
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clock pulse
control device
memory
synchronization
switching element
Prior art date
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Pending
Application number
JP13485583U
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English (en)
Inventor
赤尾　佳三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP13485583U priority Critical patent/JPS6044490U/ja
Publication of JPS6044490U publication Critical patent/JPS6044490U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来の制御装置のブロック図、第２図は第１図
の装置におけるＲＯＭの要部のメモリマツプ、第３図は
第１図の装置の動作を説明するためのタイムチャート、
第４図は公知のインバータの主回路構成を示す結線図、
第５図は本考案の一実施例を示すブロック図、第６図は
第５図の装置の動作を説明するためのタイムチャートで
ある。 １・・・・・・基準パルス発振器、２，２Ａ・・・・・
・分周器、３・・・・・・マイクロプロセッサ、４・・
・・・・ＲＯＭ。 ５・・・・・・パルス増幅器、６・・・・・・広幅パル
ス検出回路、７・・・・・・ＯＲ回路、８・・・・・・
単安定マルチバイブレータ、１０・・晶・１号機インバ
ータ用ゲート制御回路、２０・・・・・・２号機インバ
ータ用ゲート制御回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 主スイツチング素子の個々のオンオフタイミングを記憶
    するメモリと、このメモリ賞記憶内容を所定周波数のク
    ロックパルスと同期して読出す読出し手段と、この読出
    し手段による読出し内容に従って主スイツチング素子を
    オンオフ制御する制御手段とを有するインバータの制御
    装置において、 前記クロックパルス中に他のクロックパルスよりもパル
    ス幅の十分広い広幅クロックパルスを特定位相点に対応
    させて含ませる手段と、前記広幅クロックパルスに同期
    して前記メモリ中の特定のアドレスから順次その記憶内
    容を読出す読出し手段と、　　　　′ この読出し手段の読出し内容に従ってインバータ出力電
    圧の１サイクルごとに前記主スイツチング素子をスイッ
    チングオン相が特定相となるように制御する手段と、 を具備したことを特徴′とするインバータの制御装置。
JP13485583U 1983-08-31 1983-08-31 インバ−タの制御装置 Pending JPS6044490U (ja)

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JP13485583U JPS6044490U (ja) 1983-08-31 1983-08-31 インバ−タの制御装置

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JPS6044490U true JPS6044490U (ja) 1985-03-28

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ID=30303739

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